DDR4 SDRAM
DDR4 SDRAMダブルデータレート4同期ダイナミックランダムアクセスメモリ
RAMの種類
16  GB [ 1 ] DDR4-2666 1.2 V UDIMM
開発者JEDEC
タイプ同期ダイナミックランダムアクセスメモリ（SDRAM）
世代第4世代
発売日2014 （2014年）
標準
  • DDR4-1600 (PC4-12800)
  • DDR4-1866 (PC4-14900)
  • DDR4-2133 (PC4-17000)
  • DDR4-2400 (PC4-19200)
  • DDR4-2666 (PC4-21300)
  • DDR4-2933 (PC4-23466)
  • DDR4-3200 (PC4-25600)
クロックレート800～1600MHz
サイクルタイム0.625 ns～1.25 ns
プリフェッチバッファ8nプリフェッチアーキテクチャ
バスクロックレート1600 MT/秒から3200 MT/秒
転送速度12.8 GB/秒から25.6 GB/秒
電圧リファレンス1.2V
前任者DDR3 SDRAM (2007)
後継DDR5 SDRAM (2020)

ダブル データ レート 4 同期ダイナミック ランダム アクセス メモリ( DDR4 SDRAM ) は、高帯域幅(「ダブル データ レート」) インターフェイス を備えた同期ダイナミック ランダム アクセス メモリの一種です。

2014年に市場にリリースされた[ 2 ] [ 3 ] [ 4 ]は、ダイナミックランダムアクセスメモリ（DRAM）の変種であり、その一部は1970年代初頭から使用されており、[ 5 ] DDR2およびDDR3テクノロジの高速後継です。

DDR4 は、信号電圧や物理インターフェイスなどさまざまな要因が異なるため、以前のタイプのランダム アクセス メモリ (RAM) とは互換性がありません。

DDR4 SDRAMはECCメモリに重点を置いた形で2014年第2四半期に一般市場にリリースされましたが、[ 6 ]非ECC DDR4モジュールはDDR4メモリを必要とするHaswell-Eプロセッサの発売に伴い、2014年第3四半期に利用可能になりました。[ 7 ]

特徴

DDR4が前身のDDR3と比較した主な利点は、モジュール密度の高さ、電圧要件の低さ、そしてデータ転送速度の高速化です。DDR4規格では、DIMMの容量が最大64GBまで 拡張可能です。一方、DDR3ではDIMMあたりの容量は最大16GBでした。[ 1 ] [ 8 ]

以前の世代のDDRメモリとは異なり、プリフェッチはDDR3で使用されている8nよりも増加していません。[ 9 ] : 16基本 バーストサイズは8つの64ビットワードであり、1秒あたりの読み取り/書き込みコマンドの送信回数を増やすことで、より高い帯域幅を実現しています。これを実現するために、この規格ではDRAMバンクを2つまたは4つの選択可能なバンクグループに分割し、[ 10 ]異なるバンクグループへの転送をより高速に行うことができます。

速度が速くなると消費電力も増加するため、電圧を下げると過度の電力や冷却を必要とせずに高速動作が可能になります。

DDR4 RAM は1.2 Vの電圧で動作し、 800 ～ 1600 MHz (DDR4-1600 ～ DDR4-3200)の周波数をサポートします。1.5 Vで動作し、周波数400 ～ 1067 MHz (DDR3-800 ～ DDR3-2133)のDDR3 と比較すると、DDR4 はパフォーマンスとエネルギー効率に優れています。DDR4 の速度は、ダブル データ レート (DDR) の性質により、基本クロック レートの 2 倍として宣伝されており、一般的な速度には DDR4-2400 および DDR4-3200 が含まれ、より高速の DDR4-4266 および DDR4-5000 はプレミアムで利用できます。DDR3 とは異なり、DDR4 には低電圧版がなく、一貫して1.2 Vで動作します。さらに、DDR4 は DDR3 よりもバースト長が 16 に長く、より大きなメモリ容量をサポートすることで、パフォーマンスとシステムの柔軟性の両方を向上させています。[ 11 ] [ 12 ]

タイムライン

最初のDDR4メモリモジュールのプロトタイプはサムスンによって製造され、2011年1月に発表されました。[ a ]
DDR、DDR2、DDR3、DDR4 SDRAMの物理的な比較
8 GB [ 1 ] DDR4メモリモジュールの前面と背面
  • 2005年：標準化団体JEDECは、2007年にDDR3が発売される約2年前の2005年頃からDDR3の後継規格の開発に着手した。[ 14 ] [ 15 ] [ 16 ] DDR4の高レベルアーキテクチャは2008年に完成する予定だった。[ 17 ]
  • 2007年： 2007年にいくつかの事前情報が公開され、[ 18 ]キマンダのゲストスピーカーが2008年8月のサンフランシスコIntel Developer Forum （IDF）でのプレゼンテーションでさらに詳しい情報を提供した。[ 18 ] [ 19 ] [ 20 ] [ 21 ] DDR4は、30 nmプロセスで1.2ボルト、バス周波数が「通常」速度で2133 MT/s、エンスージアスト速度で3200 MT/sで、2012年に市場に投入され、2013年に1ボルトに移行すると説明された。[ 19 ] [ 21 ]
  • 2009年： 2月にサムスンは40nm DRAMチップを検証した。これはDDR4開発に向けた「重要な一歩」と見なされた[ 22 ]。 2009年当時、DRAMチップは50nmプロセスへの移行が始まったばかりだった[ 23 ] 。
  • 2010年：その後、MemCon 2010東京（コンピュータメモリ業界のイベント）でさらなる詳細が明らかになり、JEDECディレクターによる「DDR4を再考する時」[ 24 ]と題したプレゼンテーションと「新しいロードマップ：より現実的なロードマップは2015年」というタイトルのスライドにより、一部のウェブサイトではDDR4の導入はおそらく[ 25 ]または確実に[ 26 ] [ 27 ] 2015年まで延期されると報じられました。しかし、DDR4のテストサンプルは2011年初頭に当初のスケジュールに沿って発表され、その時点でメーカーは大規模な商用生産と市場へのリリースは2012年に予定されていると発表し始めました。[ 2 ]
  • 2011年： 1月にサムスンは30～ 39nmのプロセスをベースにした2GB [ 1 ] DDR4 DRAMモジュールのテストを完了しリリースしたと発表しました。[ 28 ]このモジュールは1.2Vで最大2133MT  /sのデータ転送速度を実現し、擬似オープンドレイン技術（グラフィックスDDRメモリ[ 29 ]から採用）を採用し、同等のDDR3モジュールよりも消費電力を40%削減しています。[ 28 ] [ 30 ] 4月にハイニックスは、 30～39 nm（正確なプロセスは未定）のプロセスで1.2 Vで動作する2GB [ 1 ] DDR4モジュールを2400 MT/sで生産すると発表し、 [ 2 ] 2012年後半に量産を開始する予定であると付け加えた。[ 2 ] DDR4の半導体プロセスは、2012年後半から2014年の間に30 nm未満に移行すると予想されていた。[ 31 ] [ 32 ]
  • 2012年： 5月、マイクロンは30nmモジュールの生産を2012年後半に開始することを目指していると発表[ 3 ] 。7月、サムスンはエンタープライズサーバーシステム向けにDDR4 SDRAMを使用した業界初の16GB [ 1 ]レジスタード・デュアル・インライン・メモリ・モジュール（RDIMM）のサンプル出荷を開始すると発表[ 33 ] 。 [ 34 ] 9月、JEDECはDDR4の最終仕様を発表した[ 35 ] 。
  • 2013年: DDR4は2013年にDRAM市場の5%を占めると予想され、[ 2 ]、2015年頃には一般市場での採用と50%の市場浸透に達すると予想されていました。 [ 2 ]しかし、2013年の時点ではDDR4の採用が遅れており、2016年以降までは市場の過半数に達しないと予想されていました。[ 36 ]そのため、DDR3からDDR4への移行は、DDR3がDDR2から一般市場での移行を達成するのに要した約5年よりも長くかかっています。[ 31 ]その理由の1つは、他のコンポーネントに必要な変更がコンピュータシステムの他のすべての部分に影響を与え、DDR4で動作するように更新する必要があるためです。[ 37 ]
  • 2014年4月、Hynixは20nmプロセス技術を用いた8GビットDDR4メモリを搭載した、世界初となる128GBの高密度モジュールを開発したと発表しました 。このモジュールは2133MHzで動作し、64ビットI/Oを備え、毎秒最大17GBのデータ処理能力を備えています。
  • 2016年4月、サムスンは「10nmクラス」プロセスでDRAMの量産を開始したと発表した。これは16nmから19nmの1xnmノード領域を指し、30%高速な3,200Mbit/sのデータ転送速度をサポートする。[ 38 ]以前は20nmのサイズが使用されていた。[ 39 ] [ 40 ]
  • 2020年： DDR5 RAMは、 2020年7月にJEDEC Solid State Technology AssociationによってDDR4の後継として正式に発表されました。マイクロエレクトロニクス業界のオープンスタンダード開発における世界的リーダーであるJEDECは、現代のコンピューティングにおけるより高いパフォーマンスと効率性への高まる需要に対応するため、DDR5の開発を主導しました。DDR5規格は、帯域幅、効率、容量の大幅な向上によりDDR4の進歩を基盤としており、基本データレートは4800 MT/sで、技術の成熟に伴いさらに高速化をサポートします。DDR5は、電力管理の強化、バースト長の延長、プリフェッチ機能の向上も特徴としており、高性能ゲームからデータ集約型コンピューティングタスクまで、幅広いアプリケーションに適しています。

市場の認識と採用

2013年4月、アメリカの技術調査会社で元々 IDCの一部門だったインターナショナル・データ・グループ（IDG）のニュースライターが、 DDR4 SDRAMに関する認識の分析を発表しました。[ 41 ]その結論は、低速だが低消費電力のメモリを使用するモバイルコンピューティングやその他のデバイスの人気が高まり、従来のデスクトップコンピューティング分野の成長が鈍化し、メモリ製造市場の統合が進んだことで、RAMの利益率が厳しくなっているというものでした。

その結果、新技術に求められるプレミアム価格の実現が困難になり、生産能力は他のセクターに移行しました。iSuppli社のマイク・ハワード氏によると、SDRAMメーカーとチップセットメーカーは、ある意味「板挟み」状態にあり、「誰もDDR4製品にプレミアム価格を支払いたがらず、メーカーもプレミアム価格が得られなければメモリを製造したくない」状況でした。[ 41 ]そのため、デスクトップコンピューティングへの消費者心理の変化と、 IntelとAMDによるDDR4対応プロセッサのリリースは、「積極的な」成長につながる可能性があります。[ 41 ]

インテルの2014年Haswellロードマップでは、同社がHaswell-EPプロセッサで初めてDDR4 SDRAMを採用することを明らかにした。[ 42 ]

AMDのRyzenプロセッサは2016年に発表され2017年に出荷され、DDR4 SDRAMを使用しています。[ 43 ]

手術

DDR4 RAMは、 1.2 Vのプライマリ電源電圧と、ワードラインブースト（VPP）用の2.5 Vの補助電源で動作します。これは、 1.5 Vで動作し、 2013年に1.35 Vの低電圧バージョンが導入されたDDR3とは対照的です。DDR4は、同様の速度でDDR3の限界に近づいていることの影響を受け、最小転送速度2133 MT/sで導入され、最大4266 MT/sに達すると予想されています。DDR4の注目すべき改善点には、データ転送速度の向上と効率の向上があります。2011年1月にSamsungが提供したような初期のDDR4サンプルでは、​​CASレイテンシが13クロックサイクルで、DDR2からDDR3への移行に匹敵していました。さらに、DDR4 はバースト長が 16 と長く、容量サポートが高く、ピン間隔が狭く (0.85 mm 対 1.0 mm)、高さがわずかに高く (31.25 mm 対 30.35 mm)、厚さが厚く (1.2 mm 対 1.0 mm)、信号整合性が向上しているため、信号ルーティングとパフォーマンスが向上しています。

内部バンクは16（4バンク選択ビット）に増加し、DIMMあたり最大8ランクとなる。[ 9 ] : 16

プロトコルの変更点は以下の通り: [ 9 ] : 20

  • コマンド/アドレスバスのパリティ
  • データバス反転（GDDR4と同様）
  • データバス上のCRC
  • DIMM 上の個々の DRAM を独立してプログラミングすることで、オンダイ終端をより適切に制御できるようになります。

メモリ密度の向上が期待されており、TSV（シリコン貫通電極）やその他の3Dスタッキングプロセスが使用される可能性があります。[ 31 ] [ 37 ] [ 44 ] [ 45 ] JEDECによると、DDR4仕様には「最初から」標準化された3Dスタッキングが含まれ、 [ 45 ]最大8個のスタックされたダイが規定されます。[ 9 ] : 12 X-bit Labsは、「その結果、非常に高密度のDDR4メモリチップが比較的安価になる」と予測しました。[ 37 ]

スイッチドメモリバンクもサーバー向けの期待される選択肢です。[ 31 ] [ 44 ]

2008年に出版された書籍「Wafer Level 3-D ICs Process Technology」では、チャージポンプ、電圧レギュレータ、追加回路といったスケーリング不可能なアナログ素子によるダイ面積消費量の増加への懸念が強調されていました。CRCエラー検出、オンダイターミネーション、バーストハードウェア、プログラマブルパイプライン、低インピーダンス、センスアンプの必要性増大（低電圧化によるビットラインあたりのビット数の減少による）といったこれらのコンポーネントにより、帯域幅は大幅に増加しましたが、その代償としてダイ面積の占有面積も増加しました。その結果、メモリアレイ自体に割り当てられるダイの割合は、SDRAMおよびDDR1の70～78%からDDR2の47%、DDR3の38% 、DDR4の30%未満へと減少しています。[ 46 ]

この仕様では、2、4、8、16Gbitの容量を持つ×4、×8、×16メモリデバイスの標準が定義されました。[ 1 ] [ 47 ]

帯域幅と容量のバリエーションに加えて、DDR4 モジュールはオプションで以下を実装できます。

  • ECCは、信頼性を向上させるために軽微なエラーを訂正し、重大なエラーを検出するために使用される追加のデータバイトレーンです。ECCを備えたモジュールは、名称に「ECC」が追加されていることで識別されます。PC4-19200 ECCまたはPC4-19200Eは、ECCを備えたPC4-19200モジュールです。[ 48 ]
  • レジスタード（またはバッファリング）RAMは、信号を電気的にバッファリングすることで信号整合性を向上させ、クロックレートを向上させ、物理スロット容量を増やすことができます。ただし、これには1クロックサイクルの遅延が追加されます。これらのモジュールは、PC4-19200Rのように、名称に「R」が付きます。通常、この名称のモジュールはECC（誤り訂正符号）レジスタードRAMでもありますが、ECCの「E」が必ずしも名称に含まれているとは限りません。一方、非レジスタードRAM（バッファリングされていないRAMとも呼ばれます）は、名称に「U」が付きます。例：PC4-19200U。[ 48 ]
  • LRDIMMモジュールは、レジスタードメモリやバッファメモリに類似しており、LRDIMMモジュールは制御ラインとデータラインの両方をバッファリングしながら、すべての信号の並列性を維持します。そのため、LRDIMMメモリは全体的な最大メモリ容量が大きく、FBメモリのシリアル信号形式とパラレル信号形式間の変換に伴うパフォーマンスと消費電力の問題の一部に対処します。[ 48 ]

コマンドエンコーディング

DDR4コマンドエンコーディング[ 49 ]
指示 CS BG1–0、BA1–0活動 A17 A16 RASA15 CASA14 WEA13 紀元前12年A11 A10 APA9～0 
選択解除（操作なし） HX
アクティブ（アクティブ化）：行を開く L銀行L行アドレス
操作なし LVHVHHHV
ZQキャリブレーション LVHVHHLV長さV
読む（BC、バーストチョップ） L銀行HVHLHV紀元前VAPカラム
書き込み（AP、自動プリチャージ） L銀行HVHLLV紀元前VAPカラム
未割り当て、予約済み LVvVLHHV
すべての銀行に事前チャージ LVHVLHLVHV
1つのバンクをプリチャージ L銀行HVLHLVLV
リフレッシュ LVHVLLHV
モードレジスタセット（MR0～MR6） L登録するHLLLLLデータ
  • 信号レベル
    • H、高
    • L、低い
    • Vは、低または高のいずれかの有効な信号です
    • X、無関係
  • 論理レベル
    •  アクティブ
    •  非アクティブ
    •  解釈されません

DDR4は、基本的な動作は変わりませんが、以前の世代のSDRAMで使用されていたコマンドフォーマットに大きな変更が加えられています。新しいコマンド信号ACTは、アクティブ化（行を開く）コマンドを示すためにローレベルになります。

アクティブ化コマンドは他のコマンドよりも多くのアドレスビットを必要とします（16Gビット製品では18行アドレスビット）。そのため、標準のRAS、CAS、WEアクティブロー信号は、 ACTがハイのときに使用されない上位アドレスビットと共有されます。以前アクティブ化コマンドをエンコードしていたRAS =L およびCAS = WE =Hの組み合わせは使用されません。

以前のSDRAMエンコーディングと同様に、A10はコマンドバリアントの選択に使用されます。リードコマンドとライトコマンドにおける自動プリチャージ、プリチャージコマンドにおける単一バンクと全バンクの選択などです。また、ZQキャリブレーションコマンドの2つのバリアントも選択します。

DDR3と同様に、A12はバーストチョップ（8転送バーストを4転送後に切り捨てること）を要求するために使用されます。8転送が経過するまでバンクはビジー状態のままで他のコマンドには使用できませんが、別のバンクにアクセスすることは可能です。

また、バンクアドレスの数も大幅に増加しました。各DRAM内で最大16のバンクを選択できるバンクセレクトビットは4つあります。バンクアドレスビット2つ（BA0、BA1）とバンクグループビット2つ（BG0、BG1）です。同一バンクグループ内のバンクにアクセスする場合は、タイミング制約が追加されます。異なるバンクグループ内のバンクにアクセスする方が高速です。

さらに、3つのチップセレクト信号（C0、C1、C2）があり、1つのDRAMパッケージ内に最大8つのスタックチップを配置できます。これらは実質的に3つのバンクセレクトビットとして機能し、合計7つ（128バンク）になります。

標準転送速度は1600、1866、2133、2400、2666、2933、3200 MT/s [ 49 ] [ 50 ]（12 ⁄ 15、14 ⁄ 15、16 ⁄ 15、18 ⁄ 15、20 ⁄ 15、22 ⁄ 15、24 ⁄ 15 GHzのクロック周波数、ダブルデータレート）で、最大DDR4-4800 （2400 MHzクロック）の速度が 市販されています。 [ 51 ]

設計上の考慮事項

マイクロンテクノロジーのDDR4チームは、ICとPCB設計の重要なポイントをいくつか特定しました。[ 52 ]

IC設計: [ 52 ]

  • VrefDQ キャリブレーション (DDR4 では「コントローラーによる VrefDQ キャリブレーションの実行が必要」)。
  • 新しいアドレス指定方式 (「バンク グループ化」、RAS、CAS、WEコマンドを置き換えるACT 、エラー チェック用のPAR とAlert 、データ バス反転用のDBI )。
  • 新しい省電力機能 (低電力自動セルフリフレッシュ、温度制御リフレッシュ、細粒度リフレッシュ、データバス反転、CMD/ADDR レイテンシ)。

回路基板設計: [ 52 ]

  • 新しい電源 (VDD/VDDQ は 1.2 V、ワードライン ブースト (VPP) は 2.5 V)。
  • VrefDQ は DRAM 内部に供給する必要があり、VrefCA はボード外部に供給されます。
  • DQピンは擬似オープンドレインI/Oを使用してハイで終端されます（これはVTTにセンタータップされているDDR3のCAピンとは異なります）。[ 52 ]

Rowhammer軽減技術には、より大きなストレージ コンデンサ、アドレス空間レイアウトのランダム化を使用するためのアドレス ラインの変更、および高速書き込み/読み取り時に不安定性を引き起こす可能性のある潜在的な境界条件をさらに分離するデュアル電圧 I/O ラインが含まれます。

モジュール

モジュールパッケージ

Micronの16GB [ 1 ] DDR4 SO-DIMMモジュール

DDR4メモリは、240ピンのDDR3 DIMMとサイズが同等の288ピンデュアルインラインメモリモジュール（DIMM）で提供されます。DDR4 RAMモジュールのピン間隔は、DDR3の1.0 mm間隔に比べて0.85 mmと狭く、同じ標準DIMM長（ 133.35 mm、5 1/4インチ）内でより高いピン密度を実現しています。DDR4モジュールの高さは、信号配線を容易にするために、30.35 mm （1.2インチ）から31.25 mm （1.23インチ）にわずかに増加しました。さらに、DDR4モジュールの厚さは、より多くの信号層をサポートするために1.0 mmから1.2 mmに増加し、全体的な性能と信頼性を向上させています。[ 53 ] DDR4 DIMMモジュールのエッジコネクタはわずかに湾曲しているため、モジュール挿入時にすべてのピンが同時にかみ合うことはなく、挿入力が低下します。[ 13 ]

DDR4 SO-DIMMは、DDR3 SO-DIMMの204ピンの代わりに260ピンを持ち、ピン間隔は0.6mmではなく0.5mmで、幅は2.0mm（67.6mmに対して69.6mm）広くなっていますが、高さは30mmのままです。[ 54 ]

IntelはSkylakeマイクロアーキテクチャ向けに、DDR3またはDDR4チップを搭載可能なUniDIMMというSO-DIMMパッケージを設計した。同時に、 Skylake CPUの統合メモリコントローラ（IMC）はどちらのタイプのメモリでも動作可能であると発表されている。UniDIMMの目的は、価格や入手性によりRAMタイプの切り替えが望ましくない場合に、DDR3からDDR4への市場移行を支援することである。UniDIMMは通常のDDR4 SO-DIMMと同じ寸法とピン数だが、互換性のないDDR4 SO-DIMMソケットでの誤使用を避けるため、エッジコネクタのノッチの配置が異なっている。[ 55 ]

JEDEC規格DDR4モジュール

標準名 メモリクロック（MHz）I/Oバスクロック（MHz）データレート( MT/s ) [ b ]モジュール名 ピーク転送速度（GB/s）[ c ]タイミングCL-tRCD-tRPCASレイテンシ（ns）
DDR4-1600J* DDR4-1600K DDR4-1600L2008001600PC4-1280012.810-10-10 11-11-11 12-12-1212.5 13.75 15
DDR4-1866L* DDR4-1866M DDR4-1866N233.33933.331866.67PC4-1490014.933312-12-12 13-13-13 14-14-1412.857 13.929 15
DDR4-2133N* DDR4-2133P DDR4-2133R266.671066.672133.33PC4-1700017.0666714-14-14 15-15-15 16-16-1613.125 14.063 15
DDR4-2400P* DDR4-2400R DDR4-2400T DDR4-2400U30012002400PC4-1920019.215-15-15 16-16-16 17-17-17 18-18-1812.5 13.32 14.16 15
DDR4-2666T DDR4-2666U DDR4-2666V DDR4-2666W333.331333.332666.67PC4-2130021.333317-17-17 18-18-18 19-19-19 20-20-2012.75 13.50 14.25 15
DDR4-2933V DDR4-2933W DDR4-2933Y DDR4-2933AA366.671466.672933.33PC4-2346623.4666719-19-19 20-20-20 21-21-21 22-22-2212.96 13.64 14.32 15
DDR4-3200W DDR4-3200AA DDR4-3200AC40016003200PC4-2560025.620-20-20 22-22-22 24-24-2412.5 13.75 15
CAS レイテンシ(CL)
列アドレスをメモリに送信してから、それに応じてデータが始まるまでのクロックサイクル
tRCD
行のアクティブ化と読み取り/書き込み間のクロックサイクル
tRP
行のプリチャージとアクティブ化の間のクロックサイクル

DDR4-xxxxはビットあたりのデータ転送速度を示し、通常はDDRチップを表すために使用されます。PC4-xxxxxはメガバイト/秒単位での全体転送速度を示し、モジュール（組み立てられたDIMM）にのみ適用されます。DDR4メモリモジュールは8バイト（64データビット）幅のバスでデータを転送するため、モジュールのピーク転送速度は1秒あたりの転送回数に8を掛けて計算されます。[ 56 ]

後継

2016年のIntel Developer Forumでは、 DDR5 SDRAMの将来について議論されました。仕様は2016年末に最終決定されましたが、モジュールは2020年より前には提供されません。[ 57 ] DDR4の代替を目指した他のメモリ技術、具体的にはバージョン3および4のHBM [ 58 ] も提案されています。

2011年、JEDECはWide I/O 2規格を導入しました。これは、CPU上に積層されたメモリダイを同一パッケージ内に直接配置するものです。この構成は、広いインターフェースと短い信号長により、DDR4 SDRAMと比較してより高い帯域幅と優れた電力効率を実現します。Wide I/O 2は、高性能組み込み機器やスマートフォンなどのモバイル機器で使用されている 様々なモバイルDDRX SDRAM規格の置き換えを目指しています。

並行して、ハイニックスはJEDEC JESD235として標準化された高帯域幅メモリ（HBM）を開発しました。Wide I/O 2とHBMはどちらも非常に広い並列メモリインターフェースを採用しており、DDR4の64ビットに対してWide I/O 2は最大512ビットですが、動作周波数はDDR4よりも低いです。Wide I/O 2は高性能でコンパクトなデバイス向けに設計されており、プロセッサやシステムオンチップ（SoC）パッケージに統合されることが多いです。一方、HBMはグラフィックスメモリや一般的なコンピューティングを対象としており、Hybrid Memory Cube（HMC）はハイエンドサーバーやエンタープライズアプリケーションを対象としています。[ 59 ]

Micron Technologyのハイブリッドメモリキューブ（HMC）積層メモリは​​、シリアルインターフェースを採用しています。他の多くのコンピュータバスは、パラレルバスをシリアルバスに置き換える方向へと移行しています。例えば、パラレルATAはシリアルATAに、 PCIはPCI Expressに、パラレルポートはシリアルポートに置き換えられました。一般的に、シリアルバスは拡張性が高く、配線数が少ないため、シリアルバスを用いた回路基板の設計が容易です。[ 60 ] [ 61 ] [ 62 ]

長期的には、PCM（相変化メモリ）、RRAM（抵抗性ランダムアクセスメモリ）、MRAM（磁気抵抗性ランダムアクセスメモリ）などの不揮発性RAMがDDR4 SDRAMとその後継品に取って代わる可能性があると専門家は推測している。[ 63 ]

GDDR5 SGRAM は、DDR4 より前に導入されたDDR3同期グラフィック RAMのグラフィック タイプであり、DDR4 の後継ではありません。

参照

注記

  1. ^このDDR4メモリモジュールはプロトタイプとして、底部に平らなエッジコネクタを備えていますが、量産型のDDR4 DIMMモジュールはわずかに湾曲したエッジコネクタを備えているため、モジュール挿入時にすべてのピンが同時にかみ合うことはなく、挿入力が低下します。 [ 13 ]
  2. ^ 1 MT = 100万回の送金
  3. ^ 1 GB = 10億バイト

参考文献

  1. ^ a b c d e f g hここで、K、M、G、またはTは、1024 の累乗に基づく2 進プレフィックスを表します。
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