SSSE3

Supplemental Streaming SIMD Extensions 3 ( SSSE3またはSSE3S ) は、Intelが作成したSIMD命令セットであり、 SSEテクノロジの 4 番目の反復です。

歴史

SSSE3 は、2006 年 6 月 26 日に「Woodcrest」Xeon とともに、 Core マイクロアーキテクチャに基づく Intel プロセッサに初めて導入されました。

SSSE3 は、それをサポートすることを目的とした最初のプロセッサ設計では、 Tejas New Instructions (TNI)またはMerom New Instructions (MNI)というコード名で呼ばれていました。

SSSE3 では、 AACなどの HD オーディオ/ビデオのデコード/エンコードが強化されています。

機能性

SSSE3には16個の新しい個別命令が含まれています。各命令は64ビットMMXレジスタまたは128ビットXMMレジスタに対して動作します。したがって、Intelの資料では32個の新しい命令について言及されています。これらには以下が含まれます。[ 1 ]

  • 水平方向の加算または減算演算を実行する 12 個の命令。
  • 絶対値を評価する 6 つの命令。
  • 乗算と加算の演算を実行し、ドット積の評価を高速化する 2 つの命令。
  • パックされた整数の乗算演算を高速化し、スケーリングされた整数値を生成する 2 つの命令。
  • 2 番目のシャッフル制御オペランドに従って、バイト単位のインプレース シャッフルを実行する 2 つの命令。
  • ソース オペランド内の対応する要素が負の場合に、宛先オペランド内のパックされた整数を否定する 6 つの命令。
  • 2 つのオペランドの合成からのデータを整列させる 2 つの命令。

SSSE3 対応 CPU

新しい指示

下の表において、satsw (X)（「符号付きワードに飽和」と読みます）は符号付き整数Xを受け取り、それが-32768より小さい場合は-32768に、32767より大きい場合は+32767に変換し、それ以外の場合はそのままにします。Intelアーキテクチャでは一般的に、バイトは8ビット、ワードは16ビット、ダブルワードは32ビットです。「レジスタ」はMMXまたはXMMベクターレジスタを指します。[ 1 ]

命令 意味 説明
PSIGNB、、PSIGNW​PSIGND満員のサイン 別のレジスタの対応する要素の符号が負の場合、バイト、ワード、またはダブルワードのレジスタの要素を否定します。
PABSB、、PABSW​PABSDパック絶対値 バイト、ワード、またはダブルワードのレジスタの要素を別のレジスタの要素の絶対値で埋めます。
PALIGNR右揃え 2 つのレジスタを取得し、それらの値を連結し、命令にエンコードされた即値によって指定されたオフセットからレジスタ長のセクションを取り出します。
PSHUFBパックされたシャッフルバイト バイト A = [a 0 a 1 a 2 ...] および B = [b 0 b 1 b 2 ...] のレジスタを取り、A を [a b0 a b1 a b2 ...] に置き換えます。ただし、b iの最上位ビットが設定されている場合は、i 番目のエントリを 0 に置き換えます。
PMULHRSW丸めとスケール付きのパックされた乗算高 レジスタ A と B の 16 ビットワードを -1.00000000 から +0.99996948... までの符号付き 16 ビット固定小数点数として扱い (たとえば、0x4000 は +0.5 として扱われ、0xA000 は -0.75 として扱われます)、正しい丸めでそれらを乗算します。
PMADDUBSWパックされた符号付きバイトと符号なしバイトの乗算と加算 レジスタAとBのバイト列を乗算し、ペアを加算し、符号付き飽和演算を行って格納します。つまり、[a 0 a 1 a 2 ...] PMADDUBSW[b 0 b 1 b 2 ...] = [ satsw (a 0 b 0 + a 1 b 1 ) satsw (a 2 b 2 + a 3 b 3 ) ... ]
PHSUBW、PHSUBDパックされた水平減算（ワードまたはダブルワード） レジスタA = [a 0 a 1 a 2 ...]とレジスタB = [b 0 b 1 b 2 ...]を受け取り、[a 0 −a 1 a 2 −a 3 ... b 0 −b 1 b 2 −b 3 ...] を出力します。
PHSUBSW水平方向の単語の減算と飽和 PHSUBWと同様だが、出力は[ satsw (a 0 −a 1 ) satsw (a 2 −a 3 ) ... satsw (b 0 −b 1 ) satsw (b 2 −b 3 ) ... ]
PHADDW、PHADDDパックされた水平加算（ワードまたはダブルワード） レジスタA = [a 0 a 1 a 2 ...]およびレジスタB = [b 0 b 1 b 2 ...]を受け取り、[a 0 +a 1 a 2 +a 3 ... b 0 +b 1 b 2 +b 3 ...] を出力します。
PHADDSW横書きの単語の追加と飽和 PHADDWと同様ですが、出力は[ satsw (a 0 +a 1 ) satsw (a 2 +a 3 ) ... satsw (b 0 +b 1 ) satsw (b 2 +b 3 ) ... ]

参照

参考文献

  1. ^ a b "2.9.5". Intel 64 および IA-32 アーキテクチャ最適化リファレンス・マニュアル(PDF) (技術レポート). Intel.com. 2016. pp.  92– 93. 2018年6月20日時点のオリジナルよりアーカイブ(PDF) 。 2018年6月22日閲覧。

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