Intel QuickPath Interconnect（QPI）[1] [2]は、 Intelが開発したスケーラブルなプロセッサ 相互接続であり、2008年以降、 Xeon、Itanium 、および一部のデスクトッププラットフォームのフロントサイドバス（FSB）に代わるものです。QPIは、スケーラビリティと利用可能な帯域幅を向上させました。名称が発表される前は、IntelはCommon System Interface（CSI ） [3]と呼んでいました。 以前のバージョンはYet Another Protocol（YAP）およびYAP+として知られていました。

QPI 1.1は、 Sandy Bridge-EP（Romleyプラットフォーム）で導入された大幅に改良されたバージョンです。[4]

QPIは、 LGA 3647ソケットベースのSkylake -SP XeonプロセッサではIntel Ultra Path Interconnect（UPI）に置き換えられました。[5]

背景

QPIは「バス」と呼ばれることもありますが、動的ルーティング機能を備えたスケーラブルな相互接続ファブリックです。 2003年頃からAdvanced Micro Devices（AMD）が使用していたHyperTransportに対抗するために設計されました。 [6] [7] Intelは、マサチューセッツ・マイクロプロセッサ・デザイン・センター（MMDC）において、かつてコンパックとHPから買収したAlpha開発グループ（元々はDigital Equipment Corporation（DEC）から分社化）のメンバーによってQPIを開発しました。[8] その開発は2004年には既に報告されていました。[9]

インテルは、2008年11月にIntel Core i7-9xxおよびX58 チップセットに初めてデスクトッププロセッサ向けIntel Core i7-9xxを実装しました。その後、2009年3月にXeonプロセッサ（コードネームNehalem）に、2010年2月にItaniumプロセッサ（コードネームTukwila）にそれぞれ実装されました。[10]

2017年からXeon Skylake-SPプラットフォームではIntel Ultra Path Interconnectに置き換えられました。[11]

実装

QPI は、Intel のNehalemマイクロアーキテクチャにおける非中核コンポーネントです。

QPIは、IntelがQuickPathアーキテクチャと呼ぶシステムアーキテクチャの要素であり、IntelがQuickPathテクノロジーと呼ぶものを実装しています。[12]シングルプロセッサのマザーボード上の最も単純な形式では、単一のQPIを使用してプロセッサをIOハブに接続します（たとえば、Intel Core i7をX58に接続します）。アーキテクチャのより複雑なインスタンスでは、個別のQPIリンクペアがマザーボード上のネットワークで1つ以上のプロセッサと1つ以上のIOハブまたはルーティングハブを接続し、すべてのコンポーネントがネットワークを介して他のコンポーネントにアクセスできるようにします。HyperTransportと同様に、QuickPathアーキテクチャはプロセッサに統合メモリコントローラがあることを前提としており、非均一メモリアクセス（NUMA）アーキテクチャを有効にします。

各QPIは、2つの20レーンのポイントツーポイント・データリンク（全二重）で構成され、各方向に1つずつ、合計42の信号があります。各信号は差動ペアであるため、ピンの総数は84です。20のデータレーンは、それぞれ5レーンの4つの「象限」に分割されています。転送の基本単位は80ビットフリットで、8ビットがエラー検出用、8ビットが「リンク層ヘッダー」用、64ビットがデータ用です。1つの80ビットフリットは2クロックサイクルで転送されます（20ビット転送が4回、1クロックティックあたり2回）。QPI帯域幅は、各方向に2クロックサイクルごとに64ビット（8バイト）のデータ転送を計算することでアドバタイズされます。[8]

初期の実装では単一の4象限リンクが使用されていましたが、QPI仕様では他の実装も許可されています。各象限は独立して使用できます。高信頼性サーバーでは、QPIリンクは縮退モードで動作できます。20+1個の信号のうち1個以上に障害が発生した場合、インターフェースは残りの10+1個または5+1個の信号を使用して動作し、クロックに障害が発生した場合はクロックをデータ信号に再割り当てします。[8] Nehalemの初期実装では、完全な4象限インターフェースを使用して25.6 GB/秒（6.4GT/秒 × 1バイト × 4）を実現しました。これは、X48チップセットで使用されるIntelの1600 MHz FSBの理論上の帯域幅のちょうど2倍です。

一部のハイエンド Core i7 プロセッサは QPI を公開していますが、シングル ソケット ボード向けのその他の「主流」の Nehalem デスクトップ プロセッサおよびモバイル プロセッサ ( LGA 1156 Core i3、Core i5、 Lynnfield / Clarksfieldおよび後継ファミリのその他の Core i7 プロセッサなど) は、マルチ ソケット システムに参加することを目的としていないため、QPI を外部に公開しません。

しかし、これらのチップではQPIが内部的に使用され、メモリコントローラ、CPU側PCI Express 、GPU（存在する場合）を含むチップの一部である「アンコア」と通信します。アンコアはCPUコアと同じダイ上にある場合とそうでない場合があります。たとえば、WestmereベースのClarkdale / Arrandaleでは別のダイにあります。[13] [14] [15] [16] : 3 

Lynnfield、Clarksfield、Clarkdale、Arrandale 以降の 2009 年以降のシングル ソケット チップでは、従来のノースブリッジ機能がこれらのプロセッサに統合されているため、より低速のDMIおよび PCI Express インターフェイスを介して外部と通信します。

したがって、プロセッサソケットを介して（以前の）フロントサイドバスインターフェースを公開するための費用を負担する必要はありません。[17]

コア-アンコアQPIリンクはデスクトップおよびモバイルのSandy Bridgeプロセッサには存在しませんが（たとえばClarkdaleでは存在していました）、オンダイコア間の内部リング相互接続も、少なくともキャッシュコヒーレンスに関する限り、QPIの原理に基づいています。[16] : 10 

周波数仕様

QPIは同期回路であるため、2.4GHz、2.93GHz、3.2GHz、3.6GHz、4.0GHz、または4.8GHzのクロックレートで動作します（3.6GHzと4.0GHzはSandy Bridge-E/EPプラットフォームで、4.8GHzはHaswell-E/EPプラットフォームで導入されました）。特定のリンクのクロックレートは、リンクの両端にあるコンポーネントの性能と、プリント基板上の信号パスの信号特性に依存します。エクストリームではないCore i7 9xxプロセッサは、標準リファレンスクロックで2.4GHzの周波数に制限されています。

ビット転送はクロックの立ち上がりエッジと立ち下がりエッジの両方で発生するため、転送速度はクロック速度の 2 倍になります。

Intelは、データスループット（GB/秒）を、各80ビットフリット内の64ビットデータペイロードのみをカウントして説明しています。しかし、Intelは単方向の送信リンクと受信リンクのペアが同時にアクティブになる可能性があるため、この結果を2倍にしています。そのため、Intelは3.2GHzクロックの20レーンQPIリンクペア（送信と受信）のデータレートを25.6GB/秒と説明しています。クロックレートが2.4GHzの場合、データレートは19.2GB/秒になります。より一般的には、この定義によれば、2リンク20レーンQPIはクロックサイクルごとに8バイト（各方向に4バイトずつ）を転送します。

レートは次のように計算されます。

3.2GHz
× 2ビット/Hz（ダブルデータレート）
× 16(20) (データビット/QPIリンク幅)
× 2（単方向送受信同時動作）
÷ 8（ビット/バイト）
= 25.6 GB/秒

プロトコル層

QPIは、物理層、リンク層、ルーティング層、トランスポート層、プロトコル層がそれぞれ独立した5層アーキテクチャとして規定されています。 [1] Core i7-9xxやXeon DPプロセッサなど、転送機能のないポイントツーポイントQPIのみを目的としたデバイスでは、トランスポート層は存在せず、ルーティング層は最小限に抑えられています。

物理層
物理層は、実際の配線、差動トランスミッタとレシーバ、そして物理層ユニットを送受信する最下位ロジックで構成されます。物理層ユニットは20ビットの「フィット」です。物理層は、20レーンすべてが利用可能な場合は20レーンで、障害によりQPIが再構成された場合は10レーンまたは5レーンで、単一のクロックエッジを使用して20ビットの「フィット」を送信します。データ信号に加えて、クロック信号がトランスミッタからレシーバに転送されることに注意してください（これにより、追加のピンを犠牲にしてクロックリカバリが簡素化されます）。
リンク層
リンク層は、80 ビットのフリットの送受信を担当します。各フリットは、4 つの 20 ビットのフィットとして物理層に送信されます。各フリットには、リンク層送信側で生成された 8 ビットの CRC と 72 ビットのペイロードが含まれます。リンク層受信側が CRC エラーを検出すると、受信側はペアの戻りリンク上のフリットを介して送信側に通知し、送信側はフリットを再送信します。リンク層は、受信側のバッファがオーバーフローするのを防ぐため、クレジット/デビット方式によるフロー制御を実装しています。リンク層は、主にキャッシュの一貫性を維持するために、上位層がデータ フリットと非データ メッセージを区別できるように、6 つの異なるメッセージ クラスをサポートしています。QuickPath アーキテクチャの複雑な実装では、リンク層は、異なるクラスに対して個別のフローとフロー制御を維持するように構成できます。これがシングルプロセッサおよびデュアルプロセッサの実装で必要または実装されているかどうかは明らかではありません。
ルーティング層
ルーティング層は、8ビットのヘッダーと64ビットのペイロードで構成される72ビットのユニットを送信します。ヘッダーには、宛先とメッセージタイプが含まれます。ルーティング層はユニットを受信すると、ルーティングテーブルを調べて、ユニットが宛先に到達したかどうかを判断します。到達した場合は、次の上位層に配信されます。到達しなかった場合は、適切な送信QPIで送信されます。QPIが1つしかないデバイスでは、ルーティング層は最小限です。より複雑な実装では、ルーティング層のルーティングテーブルはより複雑になり、QPIリンクの障害を回避するために動的に変更されます。
トランスポート層
トランスポート層は、ポイントツーポイント接続のみを目的としたデバイスには不要であり、存在しません。これにはCore i7も含まれます。トランスポート層は、QPIネットワークを介して、直接接続されていない可能性のある他のデバイス上のピアとデータを送受信します（つまり、データが介在デバイスを経由してルーティングされている可能性があります）。トランスポート層は、データが完全であることを確認し、そうでない場合はピアに再送信を要求します。
プロトコル層
プロトコル層は、デバイスに代わってパケットを送受信します。典型的なパケットはメモリキャッシュの行です。プロトコル層は、関連メッセージの送受信を通じてキャッシュの一貫性維持にも関与します。

参照

参考文献

  1. ^ ab 「Intel QuickPathインターコネクトの紹介」（PDF） Intel Corporation、2009年1月30日。 2011年6月14日閲覧。
  2. ^ DailyTechレポート Archived 2013-10-17 at the Wayback Machine、2007年8月21日閲覧
  3. ^ エヴァ・グラス (2007年5月16日). 「Intel CSIの名前が明らかに：遅い、遅い、速い、速い、遅い」. The Inquirer . 2012年6月10日時点のオリジナルよりアーカイブ。 2013年9月13日閲覧。
  4. ^ David Kanter (2011年7月20日). 「IntelのQuick Pathの進化」. Realworldtech.com . 2014年1月21日閲覧。
  5. ^ SoftPedia: Intel、XeonをSkylakeベースの新スーパープラットフォーム「Purley」に置き換える計画
  6. ^ Gabriel Torres (2008年8月25日). 「QuickPath Interconnect (QPI) について知っておくべきことすべて」. Hardware Secrets . 2017年1月23日閲覧。
  7. ^ Charlie Demerjian (2005年12月13日). 「Intel、Tanglewoodで窮地に陥る」. The Inquirer . 2010年9月3日時点のオリジナルよりアーカイブ。2013年9月13日閲覧。
  8. ^ abc David Kanter (2007年8月28日). 「共通システムインターフェース：Intelの未来のインターコネクト」Real World Tech . 2014年8月14日閲覧。
  9. ^ Eva Glass (2004年12月12日). 「IntelのWhitefieldは4コアのIA-32を採用」. The Inquirer . 2009年5月24日時点のオリジナルよりアーカイブ。 2013年9月13日閲覧。
  10. ^ David Kanter (2006年5月5日). 「IntelのTukwilaがクアッドコアであることが確認された」Real World Tech . 2012年5月10日時点のオリジナルよりアーカイブ。 2013年9月13日閲覧。
  11. ^ 「Intel® Xeon® プロセッサー スケーラブル ファミリーの技術概要」。
  12. ^ 「Intel、業界初の32nmチップと次世代Nehalemマイクロプロセッサアーキテクチャを発表」。2008年1月2日時点のオリジナルよりアーカイブ。 2007年12月31日閲覧。
  13. ^ Chris Angelini (2009年9月7日). 「QPI、統合メモリ、PCI Express、そしてLGA 1156 - Intel Core i5とCore i7：Intelのメインストリーム最高傑作」. Tomshardware.com . 2014年1月21日閲覧。
  14. ^ 2010年1月25日、Richard Swinburne著（2010-01-25）「特集 - Intel GMA HDグラフィックスパフォーマンス」、bit-tech.net 。2014年1月21日閲覧。{{cite web}}: CS1 maint: 数値名: 著者リスト (リンク)
  15. ^ 「Intel Clarkdale 32nm CPUおよびGPUチップのベンチマーク（再び） - CPU - 特集」HEXUS.net、2009年9月25日。 2014年1月21日閲覧。
  16. ^ ab Oded Lempel (2013年7月28日). 「第2世代Intel Coreプロセッサー・ファミリー：Intel Core i7、i5、i3」(PDF) . hotchips.org . 2020年7月29日時点のオリジナル(PDF)からアーカイブ。 2014年1月21日閲覧。
  17. ^ Lily Looi、Stephan Jourdan、「Intel®次世代マイクロアーキテクチャ（NehalemおよびWestmere）の主流への移行」、Wayback Machineで2020年8月2日にアーカイブ、Hot Chips 21、2009年8月24日
  • Intel QuickPath インターコネクトの紹介
  • Intel QuickPath インターコネクトの概要 ( Wayback Machineに 2014 年 2 月 2 日にアーカイブ) (PDF)
  • IntelのNehalem CPUについて知っておくべきこと、Ars Technica、2008年4月9日、Jon Stokes著
  • Nehalemマイクロアーキテクチャの初見：QPIバス Archived 2016-05-14 at the Wayback Machine、2008年11月2日、Ilya Gavrichenkov
  • 共通システムインターフェース：インテルの将来の相互接続、2007年8月28日、David Kanter著