CMOS
CMOSインバータ（NOT論理ゲート）

相補型金属酸化膜半導体（CMOS / ˈ s iː m ɒ s / SEE- moss ）は、金属酸化膜半導体電界効果トランジスタ（MOSFET）製造プロセスの一種であり、論理機能に相補的で対称的なp型およびn型MOSFETのペアを使用します。[ 1 ] CMOSテクノロジは、マイクロプロセッサ、マイクロコントローラ、メモリチップ、およびその他のデジタルロジック回路を含む集積回路（IC）チップの構築に使用されます。 1980年代にCMOSは、超大規模集積回路（VLSI）チップの主要なMOSFET製造プロセスとしてNMOSロジックを追い越し、同時に以前のトランジスタ-トランジスタロジック（TTL）テクノロジに取って代わりました。 それ以来、CMOSはMOSFET半導体デバイスの標準製造プロセスであり続けています。 2011年の時点で、ほとんどのデジタル、アナログ、およびミックスドシグナルICを含むICチップの99％がCMOSテクノロジを使用して製造されました。[ 2 ]

1948年、バーディーンとブラッテンは反転層を備えた絶縁ゲートトランジスタ（IGFET）の特許を取得しました。バーディーンのコンセプトは、今日のCMOS技術の基礎となっています。CMOSプロセスは、 1963年の国際固体回路会議で、フェアチャイルドセミコンダクター社のフランク・ワンラスとチタン・サーによって発表されました。ワンラスは後にCMOS回路に関する米国特許3,356,858を出願し、1967年に取得しました。RCAは1960年代後半に「COS-MOS」という商標でこの技術を商品化し、他のメーカーは別の名称を使わざるを得なくなりました。その結果、1970年代初頭までに「CMOS」がこの技術の標準名称となりました。CMOSデバイスの重要な2つの特性は、高いノイズ耐性と低い静的消費電力です。[ 3 ] MOSFETペアのうち1つのトランジスタは常にオフになっているため、直列接続されたトランジスタは、オン状態とオフ状態の切り替え時にのみ、大きな電力を消費します。その結果、CMOSデバイスは、NMOSロジックやトランジスタ・トランジスタ・ロジック（TTL）といった他のロジック形式に比べて、廃熱をほとんど発生しません。これらのロジック形式は通常、状態が変化していないときでも定常電流を流します。これらの特性により、CMOSはチップ上に高密度のロジック機能を集積することが可能です。CMOSがVLSIチップに実装される最も広く使用される技術となったのは、主にこの理由によるものです。

「金属-酸化物-半導体」という用語は、MOS電界効果トランジスタの物理構造を指し、酸化物絶縁体の上に金属ゲート電極が配置され、その上に半導体材料が配置されている。かつてはアルミニウムが使用されていたが、現在はポリシリコンが使用されている。IBMとIntelが45ナノメートルノード以下のサイズ向けに発表したように、CMOSプロセスにおける高誘電率（high-κ）誘電体材料の登場により、他の金属ゲートが復活した。[ 4 ]

CMOS 技術は、イメージ センサー( CMOS センサー)、データ コンバーター、RF 回路( RF CMOS )、さまざまな通信タイプの 高度に統合されたトランシーバーなどのアナログ回路にも使用されます。

歴史

1957年にフロッシュとデリックが作ったトランジスタデバイスの1つの図[ 5 ]

相補対称性の原理は、 1953年にジョージ・シクライによって初めて提唱され、その後、いくつかの相補型バイポーラ回路が議論されました。同じくRCAにいたポール・ワイマーは、1962年にCMOSに近い薄膜トランジスタ（TFT）相補型回路を発明しました。彼は相補型フリップフロップとインバータ回路を発明しましたが、より複雑な相補型ロジックの研究は行っていません。彼は、同一基板上の回路にpチャネル型とnチャネル型のTFTを配置することに成功した最初の人物です。その3年前、ジョン・T・ウォールマークとサンフォード・M・マーカスは、相補型メモリ回路など、 JFETを使用して集積回路として実装されたさまざまな複雑なロジック機能を発表しました。フランク・ワンラスは、ワイマーがRCAで行った仕事に精通していました。[ 6 ] [ 7 ] [ 8 ] [ 9 ] [ 10 ] [ 11 ]

1955年、カール・フロッシュとリンカーン・デリックは、シリコンウエハ上に偶然二酸化ケイ素の層を成長させ、表面パッシベーション効果を観測しました。[ 12 ] 1957年までに、フロッシュとデリックはマスキングとプレデポジションを用いてシリコントランジスタの製造に成功しました。彼らは、二酸化ケイ素がシリコンウエハへのドーパントの拡散を防ぎ、プロセス中の熱による損傷からウエハを保護することを示しました。[ 12 ] [ 13 ] JRリゲンツァとWGスピッツァは熱成長酸化物のメカニズムを研究し、 1960年に高品質のSi/ SiO2スタックを製造しました。 [ 14 ] [ 15 ] [ 16 ]

ナノワイヤMOSFETにおける反転チャネル（電子密度）の形成と閾値電圧（IV）の達成のシミュレーション。このデバイスの閾値電圧は約0.45 Vです。

この研究に続いて、モハメド・アタラとダウォン・カーンは1959年にシリコンMOSトランジスタを提案し[ 17 ]、1960年にベル研究所のチームでMOSデバイスの実用化に成功した。[ 18 ] [ 19 ]チームには、デバイスを製造したEE LaBateとEI Povilonis、拡散プロセスを開発したMO Thurston、LA D'Asaro、JR Ligenza、デバイスの特性を評価したHK GummelとR. Lindnerが含まれていた。[ 20 ] [ 21 ]もともとMOSFETロジックにはPMOS（p型MOS）とNMOS（n型MOS）の2種類があった。[ 22 ]

1948年、バーディーンとブラッテンはMOSFETの原型となる反転層付き絶縁ゲートFET（IGFET）の特許を取得した。バーディーンの特許と反転層の概念は、今日のCMOS技術の基礎となっている。[ 23 ] PMOSプロセスとNMOSプロセスを組み合わせた新しいタイプのMOSFETロジックは、フェアチャイルドのチ・タン・サーとフランク・ワンラスによって開発され、相補型MOS（CMOS）と呼ばれた。1963年2月、彼らはその発明を研究論文で発表した。[ 24 ] [ 25 ]研究論文とワンラスの特許の両方で、シリコン基板の熱酸化によってドレイン接点とソース接点の間に二酸化シリコン層を形成するというCMOSデバイスの製造方法が概説されていた。 [ 26 ] [ 25 ]

CMOSは1960年代後半にRCAによって商品化されました。RCAは集積回路（IC）の設計にCMOSを採用し、 1965年には空軍のコンピュータ用のCMOS回路を開発し、1968年には288ビットのCMOS SRAMメモリチップを開発しました。 [ 24 ] RCAは1968年に4000シリーズの集積回路にもCMOSを採用し、当初は20μmの半導体製造プロセスで開始し、その後数年間かけて徐々に10μmプロセスへと縮小していきました。[ 27 ] 

アメリカの半導体業界は当初、CMOS技術よりも当時より高性能だったNMOS技術を重視し、見過ごしていました。しかし、CMOSは消費電力が低いことから、日本の半導体メーカーに急速に採用され、さらに発展させられ、日本の半導体産業の発展につながりました。[ 28 ]東芝は1969年に、通常のCMOSよりも消費電力が少なく動作速度が速い回路技術であるC2MOS（クロックCMOS）を開発した。東芝はそのC2MOS技術を使用して、1971年に開発され1972年に発売されたシャープのエルシーミニLEDポケット電卓用の大規模集積回路（LSI）チップを開発しました。 [ 29 ]諏訪精工舎（現在のセイコーエプソン）は1969年にセイコークオーツ時計用のCMOS ICチップの開発に着手し、1971年にセイコーアナログクオーツ38SQW時計を発売して量産を開始しました。[ 30 ]初めて量産されたCMOS民生用電子製品は、1970年に発売されたハミルトンパルサー「リストコンピュータ」デジタル時計でした。[ 31 ]消費電力が低いため、CMOSロジックは1970年代から電卓や時計に広く使用されています。[ 32 ]

1970年代初頭の初期のマイクロプロセッサはPMOSプロセッサであり、初期のマイクロプロセッサ業界を席巻していました。1970年代後半には、NMOSマイクロプロセッサがPMOSプロセッサを追い抜きました。[ 33 ] CMOSマイクロプロセッサは1975年にIntersil 6100、[ 33 ]およびRCA CDP 1801によって導入されました。[ 34 ]しかし、CMOSプロセッサが主流になったのは1980年代になってからでした。[ 33 ]

当初、CMOS は NMOS ロジックよりも低速であったため、1970 年代には NMOS がコンピュータに広く使用されました。 [32] Intel 5101 ( 1 kb SRAM ) CMOSメモリチップ(1974)のアクセス時間は800 nsでした。[ 35 ] [ 36 ]一方、当時最速の NMOS チップであった Intel 2147 (4 kb SRAM) HMOSメモリ チップ (1976) のアクセス時間は 55/70 ns でした。[ 32 ] [ 36 ] 1978 年、増原俊明氏が率いる日立の研究チームが、 3 μm プロセスで製造された HM6147 (4 kb SRAM) メモリ チップで、ツインウェル Hi-CMOS プロセスを導入しました。[ 32 ] [ 37 ] [ 38 ]日立HM6147チップは、インテル2147 HMOSチップの性能（55/70 nsアクセス）に匹敵する性能を実現しながら、消費電力（15 mA）はインテル2147（110 mA）よりも大幅に低かった。同等の性能と大幅な低消費電力を実現したツインウェルCMOSプロセスは、 1980年代にNMOSを凌駕し、コンピュータ向け半導体製造プロセスとして最も一般的なものとなった。 [ 32 ]        

1980年代には、CMOSマイクロプロセッサがNMOSマイクロプロセッサを追い越しました。[ 33 ] 1989年に木星の周回軌道に送られたNASAのガリレオ宇宙船は、低消費電力のためRCA 1802 CMOSマイクロプロセッサを使用しました。 [ 31 ]

インテルは1983年にCMOS半導体デバイスの製造に1.5μmプロセスを導入した。 [ 39 ] 1980年代半ば、IBMのビジャン・ダヴァリは高性能、低電圧、ディープサブミクロンCMOS技術を開発し、これにより、より高速なコンピュータだけでなく、ポータブルコンピュータやバッテリ駆動のハンドヘルド電子機器の開発が可能になった。[ 40 ] 1988年、ダヴァリはIBMチームを率いて、高性能250ナノメートルCMOSプロセスを実証した。[ 41 ]

富士通は1987年に700nm CMOSプロセスを商品化し、 [ 39 ]、その後、日立製作所、三菱電機、NEC、東芝が1989年に500nm CMOSを商品化した。[ 42 ] 1993年にはソニーが350nm CMOSプロセスを商品化し、日立製作所とNECは250nm CMOSを商品化した。日立は1995年に160nm CMOSプロセスを導入し、三菱電機は1996年に150nm CMOSを導入し、サムスン電子は1999年に140nm CMOSを導入した。[ 42 ]       

2000年にマイクロンテクノロジーのグルテジ・シン・サンドゥとチュン・T・ドアンが原子層堆積法の高誘電率膜を発明し、コスト効率の高い90nm CMOSプロセスの開発につながった。[ 40 ] [ 43 ]東芝とソニーは2002年に65nm CMOSプロセスを開発し、[ 44 ]その後TSMCは2004年に45nm CMOSロジックの開発を開始した。[ 45 ]マイクロンテクノロジーのグルテジ・シン・サンドゥによるピッチダブルパターニングの開発は、2000年代の30nmクラスのCMOSの開発につながった。 [ 40 ] 

CMOSは、現代のほとんどのLSIおよびVLSIデバイスで使用されています。[ 32 ] 2010年現在、ワットあたりの性能が毎年最も優れているCPUは、1976年以来CMOSスタティックロジックです。2019年現在、プレーナCMOS技術は依然として半導体デバイスの製造方法として最も一般的なものですが、20 nm未満の半導体ノードを製造できる非プレーナFinFET技術に徐々に置き換えられています。[ 46 ] 

技術的な詳細

「CMOS」とは、特定のデジタル回路設計スタイルと、その回路を集積回路（チップ）上に実装するために使用されるプロセスファミリーの両方を指します。CMOS回路は、抵抗負荷を持つロジックファミリーよりも消費電力が少ないです。この利点が増大し、より重要になったため、CMOSプロセスとその派生型が主流となり、現代の集積回路製造の大部分はCMOSプロセスに基づいています。[ 47 ] CMOSロジックの消費電力はNMOSロジックの約7分の1であり、[ 32 ]バイポーラトランジスタロジック（TTL）の約1000万分の1です。[ 48 ] [ 49 ]

CMOS回路は、p型とn型の金属酸化膜半導体電界効果トランジスタ（MOSFET）を組み合わせて、論理ゲートやその他のデジタル回路を実装します。CMOSロジックはデモ用として個別のデバイスで実装することもできますが、市販のCMOS製品は、通常10～400 mm²の長方形のシリコン基板上に、最大数十億個の両タイプのトランジスタが集積された集積回路です。

CMOSでは常にエンハンスメントモードMOSFETが使用されます（言い換えれば、ゲート-ソース間電圧がゼロの場合、トランジスタはオフになります）。[ 50 ]

反転

CMOS回路は、すべてのp型金属酸化膜半導体（PMOS）トランジスタが電圧源または別のPMOSトランジスタからの入力を持つように構成されています。同様に、すべてのNMOSトランジスタは、グランドまたは別のNMOSトランジスタからの入力を持つ必要があります。PMOSトランジスタの構成では、低いゲート電圧が印加されたときにはソースとドレイン間の抵抗が低くなり、高いゲート電圧が印加されたときには高い抵抗になります。一方、NMOSトランジスタの構成では、低いゲート電圧が印加されたときにはソースとドレイン間の抵抗が高くなり、高いゲート電圧が印加されたときには低い抵抗になります。CMOSは、すべてのnMOSFETをpMOSFETで補完し、両方のゲートと両方のドレインを接続することで電流を低減します。ゲートに高い電圧をかけるとnMOSFETが導通し、pMOSFETは導通しません。一方、ゲートに低い電圧をかけると逆の状態になります。この構成により、消費電力と発熱が大幅に削減されます。ただし、スイッチング時間中は、ゲート電圧が1つの状態から別の状態に遷移するため、pMOS MOSFETとnMOS MOSFETの両方が短時間導通します。これにより、電力消費が一時的に急増し、高周波数では深刻な問題になります。

静的CMOSインバータ。V ddとV ssはそれぞれドレインとソースを表す。[ a ]

隣の図は、入力がPMOSトランジスタ（図の上）とNMOSトランジスタ（図の下）の両方に接続された場合の動作を示しています。Vddは電源に接続された正電圧、Vssはグランドです。Aは入力、Qは出力です。

A の電圧が低い場合 (つまり、Vss に近い場合)、NMOS トランジスタのチャネルは高抵抗状態になり、Vss が Q から切断されます。PMOS トランジスタのチャネルは低抵抗状態になり、Vdd が Q に接続されます。したがって、Q は Vdd を記録します。

一方、A の電圧が高い場合 (つまり、Vdd に近い場合)、PMOS トランジスタは高抵抗状態になり、Vdd が Q から切断されます。NMOS トランジスタは低抵抗状態になり、Vss が Q に接続されます。これで、Q は Vss を記録します。

簡単に言うと、PMOSトランジスタとNMOSトランジスタの出力は相補的であり、入力がローのときは出力はハイ、入力がハイのときは出力はローになります。入力が何であっても、出力がフローティング状態になることはありません（配線容量と電気的ドレイン/グランドがないため、電荷が蓄積されることはありません）。この入出力の動作により、CMOS回路の出力は入力の反転となります。

トランジスタの抵抗はゼロや無限大に等しくなることは決してありません。したがって、QはVssやVddと完全に等しくなることはありませんが、Qは常にAとVddの差よりもVssに近くなります（AがVssに近い場合は逆の逆）。この増幅がなければ、直列に接続できる論理ゲートの数には非常に低い制限があり、数十億個のトランジスタを備えたCMOSロジックは不可能になります。

電源ピン

CMOSの電源ピンは、メーカーによってV DDとV SS、またはV CCとグランド（GND）と呼ばれます。V DDとV SSは従来のMOS回路から引き継がれたもので、ドレインとソースの電源を表します。 [ 51 ]これらはCMOSには直接適用されません。なぜなら、両方の電源は実際にはソース電源だからです。V CCとグランドはTTLロジックから引き継がれたもので、その命名法はCMOSの54C/74Cラインの導入後も維持されています。

二重性

CMOS回路の重要な特性は、PMOSトランジスタとNMOSトランジスタの間に存在する二重性です。CMOS回路は、出力から電源またはグランドへのパスが常に存在するように設計されます。これを実現するには、電圧源へのすべてのパスの集合が、グランドへのすべてのパスの集合の補集合でなければなりません。これは、一方を他方の否定で定義することで簡単に実現できます。ド・モルガンの法則に基づく論理により、並列接続されたPMOSトランジスタには対応するNMOSトランジスタが直列に接続され、直列接続されたPMOSトランジスタには対応するNMOSトランジスタが並列に接続されます。

論理

CMOSロジックのNANDゲート。 [ a ]

ANDゲートやORゲートのようなより複雑な論理関数では、ゲート間のパスを操作して論理を表現する必要があります。パスが2つのトランジスタを直列に接続して構成されている場合、両方のトランジスタは対応する電源電圧に対して低い抵抗を持つ必要があり、ANDをモデル化します。パスが2つのトランジスタを並列に接続して構成されている場合、電源電圧を出力に接続するために、トランジスタの一方または両方が低い抵抗を持つ必要があり、ORをモデル化します。

右側にCMOS ロジックのNAND ゲートの回路図を示します。A 入力と B 入力の両方がハイの場合、NMOS トランジスタ (図の下半分) は両方とも導通し、PMOS トランジスタ (上半分) はどちらも導通せず、出力とV ss (グランド) の間に導電パスが確立されて出力が低くなります。A 入力と B 入力の両方がローの場合、NMOS トランジスタはどちらも導通しませんが、PMOS トランジスタは両方とも導通し、出力とV dd (電圧源) の間に導電パスが確立されて出力が高くなります。A 入力または B 入力のいずれかがローの場合、NMOS トランジスタの 1 つは導通せず、PMOS トランジスタの 1 つは導通し、出力とV dd (電圧源) の間に導電パスが確立されて出力が高くなります。2 つの入力の組み合わせで出力が低くなるのは、両方がハイのときだけなので、この回路はNAND (NOT AND) ロジック ゲートを実装しています。

CMOSロジックがNMOSロジックに対して持つ利点は、出力のローからハイ、ハイからローへの遷移が高速であることです。これは、NMOSロジックの負荷抵抗とは異なり、（PMOS）プルアップトランジスタはオン時に低抵抗となるためです。さらに、出力信号はローレールとハイレール間の全電圧を振幅します。この強力でより対称的な応答特性は、CMOSのノイズ耐性にも優れています。

CMOS 回路の遅延を計算する方法については、 「論理的努力」を参照してください。

例: 物理レイアウトにおけるNANDゲート

NAND回路の物理的レイアウト。n型拡散層とp型拡散層の大きな領域はトランジスタの一部です。左側の2つの小さな領域はラッチアップを防ぐためのタップです。
半導体微細加工におけるp型基板上へのCMOSインバータ製造プロセスの簡略化。ステップ1では、まず熱酸化によって二酸化シリコン層が形成される。注：実際のデバイスでは、ゲート、ソース、ドレインのコンタクトは通常同一平面上にはなく、図は縮尺どおりではない。

この例では、NANDロジックデバイスを製造時の物理表現として描画しています。この物理レイアウトは、積層構造の「鳥瞰図」です。回路はp型基板上に構築されています。ポリシリコン、拡散層、およびnウェルは「ベース層」と呼ばれ、実際にはp型基板のトレンチに挿入されています。（右下のプロセス図のステップ1～6を参照）コンタクトは、ベース層と最初の金属層（メタル1）の間の絶縁層を貫通して接続を形成します。

NANDへの入力（緑色で図示）はポリシリコンです。トランジスタ（デバイス）は、ポリシリコンと拡散層の交差によって形成されます。Nデバイスの場合はN拡散層、Pデバイスの場合はP拡散層です（それぞれサーモンピンク色と黄色で図示）。出力（「out」）は金属（シアン色で図示）で接続されています。金属とポリシリコンまたは拡散層との接続は、コンタクト（黒い四角で図示）を介して行われます。この物理レイアウト例は、前の例に示したNANDロジック回路と一致しています。

Nデバイスはp型基板上に製造され、Pデバイスはn型ウェル（nウェル）上に製造されます。ラッチアップを防止するため、 p型基板の「タップ」はV SSに接続され、n型nウェルのタップはV DDに接続されます。

nウェルCMOSプロセスにおけるCMOSゲート内の2つのトランジスタの断面

電力：スイッチングとリーク

CMOSロジックはNMOSロジック回路よりも消費電力が少なく、これはCMOSがスイッチング時のみ電力を消費するためです（「動的電力」）。現代の90ナノメートルプロセスで製造された典型的なASICでは、出力のスイッチングに120ピコ秒かかり、10ナノ秒ごとに1回発生します。NMOSロジックは、負荷抵抗とN型ネットワークを介して V ddからV ssへの電流経路が存在するため、トランジスタがオンのときは常に電力を消費します。

スタティックCMOSゲートは、アイドル時の消費電力がほぼゼロであるため、非常に電力効率に優れています。かつては、CMOSデバイスの消費電力はチップ設計において主要な懸念事項ではありませんでした。速度や面積といった要素が設計パラメータとして支配的でした。CMOS技術がサブミクロンレベルへと進むにつれて、チップの単位面積あたりの消費電力は飛躍的に増加しました。

大まかに分類すると、CMOS 回路における電力消費は、静的および動的の 2 つの要素によって発生します。

静電気の消散

NMOSトランジスタとPMOSトランジスタはどちらもゲート・ソース間閾値電圧（V th）を持ち、この電圧を下回るとデバイスを流れる電流（サブスレッショルド電流と呼ばれる）は指数関数的に減少します。歴史的に、CMOS回路は閾値電圧よりもはるかに高い電源電圧で動作していました（V dd は5V、NMOSとPMOSの両方でV th は700mVだったかもしれません）。一部のCMOS回路で使用される特殊なタイプのトランジスタは、閾値電圧がほぼゼロのネイティブトランジスタです。

SiO 2は優れた絶縁体ですが、非常に薄い層では電子がトンネル効果で透過する可能性があり、その確率は酸化膜の厚さとともに指数関数的に減少します。トンネル電流は、ゲート酸化膜が20Å以下の130nm以下の技術におけるトランジスタにとって非常に重要になります。

拡散領域とウェル（例えば、p型拡散領域とn型ウェル）、ウェルと基板（例えば、n型ウェルとp型基板）間の逆バイアスにより、微小な逆リーク電流が発生します。現代のプロセスでは、ダイオードのリーク電流はサブスレッショルド電流やトンネル電流に比べて非常に小さいため、電力計算では無視できます。

比率が一致していない場合、PMOSとNMOSの電流値に差が生じる可能性があります。これにより不均衡が生じ、不適切な電流によってCMOSが発熱し、不必要な電力を消費する可能性があります。さらに、最近の研究では、経年劣化の影響によりリーク電力が減少する一方で、デバイスの速度低下がトレードオフとなることが示されています。[ 52 ]

設計を高速化するため、メーカーはより低い電圧閾値を持つ構造へと移行してきましたが、このため、V thが200 mVの最新のNMOSトランジスタは、サブスレッショルドリーク電流が大きくなります。アクティブにスイッチングしていない回路を多数含む設計（デスクトッププロセッサなど）では、このリーク電流によって依然として電力を消費します。リーク電力は、このような設計で消費される総電力のかなりの部分を占めます。現在ファウンドリから入手可能なマルチスレッショルドCMOS（MTCMOS）は、リーク電力を管理する一つの方法です。MTCMOSでは、スイッチング速度が重要でない場合には高V thトランジスタを使用し、速度が重要なパスには低V thトランジスタを使用します。さらに薄いゲート絶縁膜を使用する技術の進歩により、極めて薄いゲート絶縁膜を電流がトンネルするため、リーク成分が増加します。従来のゲート絶縁膜である二酸化シリコンの代わりに高誘電率（high-κ）絶縁膜を使用することで、ゲート絶縁膜を厚くしながらも同等のデバイス性能を実現できるため、この電流を回避できます。新しい材料とシステム設計を用いたリーク電力の削減は、CMOSのスケーリングを維持するために不可欠です。[ 53 ]

動的消散

負荷容量の充電と放電

CMOS回路は、スイッチングのたびに様々な負荷容量（主にゲート容量と配線容量ですが、ドレイン容量や一部のソース容量も）を充電することで電力を消費します。CMOSロジックの1サイクルでは、電流がV DD から負荷容量に流れて充電され、その後、放電時に充電された負荷容量（C L）からグランドに流れます。したがって、1サイクルの充放電サイクルでは、合計Q = C L V DDがV DDからグランドに流れます。負荷容量のスイッチング周波数を掛けると消費電流が得られ、さらに平均電圧を掛けるとCMOSデバイスで消費される特性スイッチング電力が得られます。 P＝0.5CV2f{\displaystyle P=0.5CV^{2}f}

ほとんどのゲートはクロックサイクルごとに動作／スイッチングするわけではないため、アクティビティ係数と呼ばれる係数を伴うことがよくあります。ここで、動的消費電力は と書き直すことができます。 α{\displaystyle \alpha}P＝αCV2f{\displaystyle P=\alpha CV^{2}f}

システム内のクロックはサイクルごとに上昇と下降を繰り返すため、アクティビティ係数αは1です。ほとんどのデータのアクティビティ係数は0.1です。[ 54 ]ノード上の負荷容量とアクティビティ係数を正しく推定すれば、そのノードにおける動的消費電力を効果的に計算できます。

短絡電源

pMOSとnMOSはどちらも立ち上がり/立ち下がり時間が有限であるため、例えばオフからオンへの遷移時には、両方のトランジスタが短時間オンになり、その間に電流がVDDからグランドへ直接流れ、短絡電流（クローバー電流と呼ばれることもあります）が発生します。短絡時の消費電力は、トランジスタの立ち上がり/立ち下がり時間とともに増加します。

この形態の電力消費は、チップ上の配線が細くなり、長い配線の抵抗が増大した1990年代に顕著になりました。これらの抵抗性配線の先端にあるCMOSゲートでは、入力遷移が遅くなります。弱く駆動される長く細い配線を避ける慎重な設計によりこの影響は軽減されますが、クローバー電力は動的CMOS電力のかなりの部分を占める可能性があります。

入力保護

CMOS構造に固有の寄生トランジスタは、静電放電やライン反射など、通常の動作範囲外の入力信号によってオンになる可能性があります。その結果生じるラッチアップは、 CMOSデバイスを損傷または破壊する可能性があります。これらの信号に対処するために、CMOS回路にはクランプダイオードが組み込まれています。メーカーのデータシートには、ダイオードに流れる最大許容電流が規定されています。

アナログCMOS

CMOS技術は、デジタルアプリケーションだけでなく、アナログアプリケーションにも利用されています。例えば、CMOSオペアンプICは市販されています。トランスミッションゲートは、信号リレーの代わりにアナログマルチプレクサとして使用できます。CMOS技術は、ミックスドシグナル（アナログ+デジタル）アプリケーションにおいて、 RF回路からマイクロ波周波数まで幅広く使用されています。

高周波CMOS

RF CMOSとは、ミックスドシグナルCMOS集積回路技術に基づくRF回路（無線周波数回路）を指します。無線通信技術で広く使用されています。RF CMOSは、1980年代後半にUCLA在籍中にアサド・アビディによって開発されました。これによりRF回路の設計方法が変わり、無線トランシーバーにおいて個別のバイポーラトランジスタがCMOS集積回路に置き換えられました。[ 55 ]これにより、高度で低コスト、かつ携帯性に優れたエンドユーザー端末が実現し、様々な無線通信システムにおいて小型、低コスト、低消費電力、かつ携帯可能なユニットが誕生しました。これにより「いつでもどこでも」通信が可能になり、無線革命の促進に貢献し、無線産業の急速な成長につながりました。[ 56 ]

現代のあらゆる無線ネットワーク機器や携帯電話に搭載されているベースバンドプロセッサ[ 57 ] [ 58 ]と無線トランシーバは、 RF CMOSデバイスを使用して量産されています。[ 55 ] RF CMOS回路は、衛星技術（ GPSなど）、Bluetooth、Wi-Fi、近距離無線通信（NFC）、モバイルネットワーク（ 3Gや4Gなど）、地上波放送、自動車レーダーアプリケーションなど、さまざまなアプリケーションで無線信号の送受信に広く使用されています。[ 59 ]

市販のRF CMOSチップの例としては、インテルのDECTコードレス電話や、アセロス社などの企業が製造した802.11（Wi-Fi ）チップなどがある。 [ 60 ]市販のRF CMOS製品は、Bluetoothや無線LAN（WLAN）ネットワークにも使用されている。[ 61 ] RF CMOSは、 GSM 、Wi-Fi、Bluetoothなどの無線規格の無線トランシーバー、3Gなどのモバイルネットワークのトランシーバー、無線センサーネットワーク（WSN）のリモートユニットにも使用されている。[ 62 ]

RF CMOS技術は、無線ネットワークやモバイル通信機器を含む現代の無線通信に不可欠です。RF CMOS技術を商用化した企業の一つがインフィニオンです。同社のバルクCMOS RFスイッチは年間10億個以上を販売しており、 2018年時点で 累計50億個に達しています。 [ 63 ] 

温度範囲

従来の CMOS デバイスは、-55 °C ～ +125 °C の範囲で動作します。

2008年8月には、シリコンCMOSが-233℃（40K  ）まで動作することが理論的に示唆されていました。[ 64 ]その後、液体窒素と液体ヘリウム冷却を組み合わせたオーバークロックAMD Phenom IIプロセッサを使用することで、40K近くの動作温度が達成されました。[ 65 ]

シリコンカーバイドCMOSデバイスは500℃で1年間テストされています。[ 66 ] [ 67 ]

単電子MOSトランジスタ

超小型（L = 20 nm、W = 20 nm）MOSFETは、-269 °C（4  K）から約-258 °C（15  K）の極低温動作において、単一電子限界を達成します。このトランジスタは、電子が1個ずつ徐々に充電されるため、クーロンブロッケード現象を示します。チャネル内に閉じ込められる電子の数は、ゲート電圧によって制御され、最初は電子が0個から始まり、1個または複数個まで設定できます。[ 68 ]

参照

  • CMOSを超えて - 将来のデジタルロジック技術の可能性
  • ゲート等価 – 回路の複雑さの尺度
  • HCMOS  – 74HC00 ICファミリーの仕様
  • LVCMOS  – デジタル集積回路のクラス
  • sCMOS  – カメラ技術

注記

  1. ^ a bここで示されているトランジスタ記号は簡略化された論理記号であり、電気回路図記号ではありません。

参考文献

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