JFET
JFET
p チャネル JFETでは、ゲートに電圧が印加されると、ソースからドレインへの電流が制限されます。
コンポーネントタイプアクティブ
ピン名ドレイン、ゲート、ソース
電子シンボル

接合型電界効果トランジスタ（JFET）は、最も単純なタイプの電界効果トランジスタの1つです。[ 1 ] JFETは、電子制御スイッチや抵抗器として、または増幅器を構築するために使用できる3端子半導体デバイスです。

バイポーラ接合トランジスタとは異なり、JFETはバイアス電流を必要としない、電圧制御のみのトランジスタです。電荷はソース端子とドレイン端子間の半導体チャネルを流れます。ゲート端子に逆バイアス電圧を印加すると、チャネルがピンチされ、電流が遮断されるか、完全に遮断されます。JFETは通常、ゲート端子とソース端子間の電圧がゼロのときに導通状態になります。ゲート端子とソース端子間に適切な極性の電位差を印加すると、JFETの電流抵抗が増加し、ソース端子とドレイン端子間のチャネルを流れる電流が減少します。

JFETは、多数キャリアが存在しない空乏領域の原理に基づいているため、デプレッションモードデバイスと呼ばれることもあります。電流を流すためには、この空乏領域を閉じる必要があります。

JFETはn型またはp型のチャネルを持つことができます。n型の場合、ゲートに印加される電圧がソースに対して負であれば、電流は減少します（同様にp型の場合、ゲートに印加される電圧がソースに対して正であれば）。共通ソースまたは共通ドレイン構成のJFETは入力インピーダンスが大きいため[ 2 ] （場合によっては10 10 オーム程度）、ゲートへの入力として使用される回路からはほとんど電流が流れません。

歴史

1920年代から1930年代にかけて、ユリウス・リリエンフェルトはFETに似たデバイスを次々と特許取得しました。しかし、FETが実際に製造できるようになるまでには、材料科学と製造技術の進歩が数十年かかりました。

JFETは1945年にハインリッヒ・ウェルカーによって初めて特許取得された。[ 3 ] 1940年代、ジョン・バーディーン、ウォルター・ハウザー・ブラッテン、ウィリアム・ショックレーの研究者たちがFETの開発を試みたものの、度重なる試みは失敗に終わった。彼らは失敗の原因を究明しようとする過程で点接触型トランジスタを発見した。1952年にショックレーがJFETに関する理論的考察を行った後、1953年にジョージ・C・デイシーとイアン・M・ロスによって実用的なJFETが作られた。[ 4 ]日本の技術者である西澤潤一と渡辺善は1950年に同様のデバイスの特許を出願し、静電誘導トランジスタ（SIT）と名付けた。SITは短チャネルのJFETの一種である。[ 4 ]

JFETによる高速・高電圧スイッチングは、 2008年にシリコンカーバイド（SiC）ワイドバンドギャップデバイスが商用化されたことで技術的に実現可能になりました。当初は製造上の難しさ、特にばらつきや歩留まりの低さから、SiC JFETはニッチな製品であり、それに伴う高コストも抱えていました。2018年までに、これらの製造上の問題はほぼ解決されました。その頃には、SiC JFETは従来の低電圧シリコンMOSFETと組み合わせて使用​​されることも一般的になっていました。[ 5 ]この組み合わせにおいて、SiC JFET + Si MOSFETデバイスは、ワイドバンドギャップデバイスの利点と、MOSFETの容易なゲート駆動の利点を兼ね備えています。[ 5 ]

構造

JFETは、正電荷キャリア（正孔） （p型）または負電荷キャリア（電子）（n型）を豊富に含むようにドーピングされた半導体材料の長いチャネルです。両端のオーミックコンタクトがソース（S）とドレイン（D）を形成します。チャネルの片側または両側、あるいはチャネルとは反対のドーピング領域を用いてチャネルを囲むようにpn接合が形成され、オーミックゲートコンタクト（G）によってバイアスがかけられます。

機能

nチャネルJFETのI-V特性と出力プロット

JFET の動作は、庭用のホースに例えることができます。ホースを通る水の流れは、ホースを絞って断面積を減らすことで制御でき、JFET を通る電荷の流れは、電流が流れるチャネルを狭めることによって制御されます。電流は、ソースとドレイン間の電界にも依存します (ホースの両端の圧力の差に似ています)。この電流依存性は、上記の図に示されている特定の印加電圧ではサポートされません。これは飽和領域であり、JFET は通常、この定電流領域で動作し、デバイスの電流はドレイン - ソース間電圧によって実質的に影響を受けません。JFET は、この定電流特性を、接合型トランジスタや熱電子管 (バルブ) の四極管および五極管と共有しています。

伝導チャネルの狭窄は電界効果によって実現される。ゲート・ソース間に電圧を印加することでゲート・ソース間pn接合に逆バイアスをかけ、この接合の空乏層を広げる（上図参照）。空乏層は伝導チャネルを侵食し、その断面積を制限する。空乏層と呼ばれるのは、移動キャリアが枯渇しているため、実用上は電気的に非伝導であるからである。[ 6 ]

空乏層が伝導チャネルの幅に広がると、ピンチオフが達成され、ドレイン-ソース間の伝導が停止します。ピンチオフは、ゲート-ソース接合の特定の逆バイアス ( V GS ) で発生します。ピンチオフ電圧( V p ) (閾値電圧[ 7 ] [ 8 ]またはカットオフ電圧[ 9 ] [ 10 ] [ 11 ]とも呼ばれる) は、同じタイプのデバイス間でも大幅に異なります。たとえば、Temic J202 デバイスのV GS(off)は-0.8 Vから-4 Vまで変化しますが[ 12 ]、J308 のV GS(off)は-1 Vから-6.5 Vまで変化します[ 13 ] (紛らわしいことに、ピンチオフ電圧という用語は、線形領域と飽和領域を分けるV DS値を指すためにも使用されます[ 10 ] [ 11 ] )

nチャネルデバイスをオフにするには、負のゲート・ソース間電圧（VGS ）が必要です。逆に、 pチャネルデバイスをオフにするには、正のVGSが必要です。

通常の動作では、ゲートによって発生した電界がソースとドレイン間の伝導をある程度ブロックします。

一部の JFET デバイスは、ソースとドレインに関して対称的です。

回路図記号

nチャネルJFETの回路記号
pチャネルJFETの回路記号

JFETゲートは、チャネルの中央に描かれることがあります（これらの例のようにドレイン電極やソース電極ではなく）。この対称性は、「ドレイン」と「ソース」が互換性があることを示唆しており、この記号は実際に互換性があるJFETにのみ使用すべきです。

同じパッケージ内に2つのマッチングされた部品が入っているなど、回路機能にとって筐体が重要な場合には、記号は円（個別デバイスの筐体を表す）の中に描かれることもある。[ 14 ]

いずれの場合も、矢印の先端はチャネルとゲートの間に形成されるP-N接合の極性を示しています。通常のダイオードと同様に、矢印はPからNを指しており、これは順方向バイアス時の通常の電流の方向です。英語の記憶法では、Nチャネルデバイスの矢印は「i n」を指しています。

他のトランジスタとの比較

室温では、JFETのゲート電流（ゲート・チャネル接合部の逆方向リーク電流）はMOSFET（ゲート・チャネル間に絶縁酸化物を有する）のゲート電流に匹敵しますが、バイポーラ接合トランジスタのベース電流よりもはるかに小さくなります。JFETはMOSFETよりも高いゲイン（相互コンダクタンス）と低いフリッカーノイズを持つため、低ノイズ・高入力インピーダンスのオペアンプに使用されています。さらに、JFETは静電気の蓄積による損傷を受けにくいという利点もあります。[ 15 ]

数学モデル

線形抵抗領域

N-JFETの小さな電圧V DS（つまり、線形またはオーム領域[ 16 ]または三極管領域[ 7 ]）による電流は、チャネルを導電性 の材料の長方形の棒として扱うことで次のように表される。[ 17 ]q北dμn{\displaystyle qN_{d}\mu_{n}}

私D＝bWLq北dμnVDS、{\displaystyle I_{\text{D}}={\frac {bW}{L}}qN_{d}\mu _{n}V_{\text{DS}},}

どこ

I D = ドレイン-ソース電流、
b = 与えられたゲート電圧におけるチャネルの厚さ、
W = チャネル幅、
L = チャネル長、
q = 電子電荷 = 1.6 × 10 −19  C、
μ n =電子移動度、
N d = n型ドーピング（ドナー）濃度、
V P = ピンチオフ電圧。

すると、線形領域におけるドレイン電流は次のように近似できる。

私D＝bWLq北dμnVDS＝1つのWLq北dμn（1−VGSVP）VDS。{\displaystyle I_{\text{D}}={\frac {bW}{L}}qN_{d}\mu _{n}V_{\text{DS}}={\frac {aW}{L}}qN_{d}\mu _{n}\left(1-{\sqrt {\frac {V_{\text{GS}}}{V_{\text{P}}}}}}\right)V_{\text{DS}}.}

に関して、ドレイン電流は次のように表される。 私DSS{\displaystyle I_{\text{DSS}}}

私D＝2私DSSVP2（VGS−VP−VDS2）VDS。{\displaystyle I_{\text{D}}={\frac {2I_{\text{DSS}}}{V_{\text{P}}^{2}}}\left(V_{\text{GS}}-V_{\text{P}}-{\frac {V_{\text{DS}}}{2}}\right)V_{\text{DS}}.}

定電流領域

飽和領域または活性領域[ 18 ] [ 7 ]またはピンチオフ領域[ 19 ]におけるドレイン電流は、ゲートバイアスの観点から次のように近似されることが多い[ 17 ]。

私DS＝私DSS（1−VGSVP）2、{\displaystyle I_{\text{DS}}=I_{\text{DSS}}\left(1-{\frac {V_{\text{GS}}}{V_{\text{P}}}}\right)^{2},}

ここで、IDSSはゲート・ソース間電圧がゼロのときの飽和電流、つまり、任意の（許容される）ドレイン・ソース間電圧でFETのドレインからソースに流れることができる最大電流です（上記のI – V特性図を参照）。

飽和領域では、JFET のドレイン電流はゲート - ソース間電圧の影響を最も大きく受け、ドレイン - ソース間電圧の影響はほとんど受けません。

チャネルドーピングが均一で、空乏領域の厚さがゲート・ソース間電圧の絶対値の平方根に比例して増加する場合、チャネル厚さbはゼロバイアスチャネル厚さaで次のように表される[ 20 ]。

b＝1つの（1−VGSVP）、{\displaystyle b=a\left(1-{\sqrt {\frac {V_{\text{GS}}}{V_{\text{P}}}}}\right),}

どこ

V Pはピンチオフ電圧、つまりチャネルの厚さがゼロになるゲート・ソース間電圧である。
aはゲート-ソース電圧がゼロのときのチャネルの厚さです。

トランスコンダクタンス

接合FETの相互コンダクタンスは次のように表される。

グラムメートル＝2私DSS|VP|（1−VGSVP）、{\displaystyle g_{\text{m}}={\frac {2I_{\text{DSS}}}{|V_{\text{P}}|}}\left(1-{\frac {V_{\text{GS}}}{V_{\text{P}}}}\right),}

ここで、はピンチオフ電圧、I DSSは最大ドレイン電流である。これはまたは（トランスアドミッタンス）とも呼ばれる。[ 21 ]VP{\displaystyle V_{\text{P}}}グラムフェス{\displaystyle g_{\text{fs}}}yフェス{\displaystyle y_{\text{fs}}}

参照

参考文献

  1. ^ Hall, John. 「Discrete JFET」（PDF） . linearsystems.com . 2022年10月9日時点のオリジナルよりアーカイブ（PDF） .
  2. ^ 「接合型電界効果トランジスタ」 .エレクトロニクスチュートリアル. 2022年1月31日時点のオリジナルよりアーカイブ。 2022年6月19日閲覧。
  3. ^グルンドマン、マリウス (2010)。半導体の物理学。スプリンガー・フェルラーク。ISBN 978-3-642-13884-3。
  4. ^ a b接合型電界効果デバイス、電力調整用半導体デバイス、1982年。
  5. ^ a b Flaherty, Nick (2018年10月18日)、「第三世代SiC JFETに1200 Vと650 Vのオプションが追加」、EeNews Power Management。
  6. ^ JFETの構造と動作に関する議論については、例えばD. Chattopadhyay (2006). "§13.2 Junction Field-effect Transistor (JFET)" . Electronics (fundamentals and applications) . New Age International. pp. 269 ff . ISBNを参照のこと。 978-8122417807。
  7. ^ a b c「接合型電界効果トランジスタ（JFET）」（PDF）。ETEE3212講義ノート。 2022年10月9日時点のオリジナルからアーカイブ（PDF） 。v GSの値...チャネルが完全に空乏化する...しきい値またはピンチオフ電圧と呼ばれ、v GS = V GS(OFF)で発生します。...この線形動作領域はオーミック（またはトライオード）と呼ばれます...オーミック領域の膝を超えると、曲線はアクティブ（または飽和）動作領域で基本的に平坦になります。
  8. ^ Sedra, Adel S.; Smith, Kenneth C. "5.11 THE JUNCTION FIELD-EFFECT TRANSISTOR (JFET)" (PDF) . Microelectronic Circuits . 2022年10月9日時点のオリジナルよりアーカイブ(PDF) .このv GSの値では、チャネルは完全に空乏化されます…JFETの場合、閾値電圧はピンチオフ電圧と呼ばれ、 V Pと表記されます。
  9. ^ホロウィッツ、ポール、ヒル、ウィンフィールド (1989). 『エレクトロニクスの芸術』（第2版）ケンブリッジ [イギリス]: ケンブリッジ大学出版局. p. 120. ISBN 0-521-37095-7OCLC  19125711 . JFETの場合、ドレイン電流がゼロに近づくゲート・ソース間電圧は、「ゲート・ソース間カットオフ電圧」、V GS(OFF)、または「ピンチオフ電圧」、V Pと呼ばれます。エンハンスメントモードMOSFETの場合、同様の量は「閾値電圧」です。
  10. ^ a b Mehta, VK; Mehta, Rohit (2008). 「19 電界効果トランジスタ」(PDF) .電子工学の原理(第11版). S. Chand. pp.  513– 514. ISBN 978-8121924504OCLC  741256429。 2022年10月9日にオリジナル（PDF）からアーカイブ。ピンチオフ電圧（V P）。ドレイン電流が実質的に一定になる最小のドレイン・ソース間電圧。…ゲート・ソース間カットオフ電圧V GS (off)。チャネルが完全に遮断され、ドレイン電流がゼロになるゲート・ソース間電圧。
  11. ^ a b U. A. Bakshi; Atul P. Godse (2008).電子工学. 技術出版物. p. 10. ISBN 978-81-8431-503-5カットオフとピンチオフを混同しないでください。ピンチオフ電圧V Pは、 V GSが与えられたときにドレイン電流が一定値に達するV DSの値です。…カットオフ電圧V GS(off)は、ドレイン電流が0になるV GSの値です。
  12. ^ 「J201データシート」（PDF） . 2022年10月9日時点のオリジナルよりアーカイブ（PDF） . 2021年1月22日閲覧。
  13. ^ 「U/J/SST308シリーズ—シングルNチャネル高周波JFETアンプ」（PDF） 2019年7月25日. 2025年2月3日閲覧。
  14. ^「A4.11 封筒または同封物」ANSI Y32.2-1975 (PDF)。2022年10月9日時点のオリジナルからアーカイブ(PDF) 。この段落を参照するシンボルでは、混乱が生じない場合、封筒または同封物のシンボルを省略することができます。
  15. ^ Kopp, Emilie (2019年1月16日). 「MOSFETとJFETの違いは何ですか？」 Power Electronic Tips . 2021年5月17日時点のオリジナルよりアーカイブ。2022年6月16日閲覧。
  16. ^ 「FETトランジスタのオーミック領域とは何か」 www.learningaboutelectronics.com 2020年12月13日閲覧。オーミック領域…線形領域とも呼ばれる
  17. ^ a b Balbir KumarとShail B. Jain (2013).電子デバイスと回路. PHI Learning Pvt. Ltd. pp.  342– 345. ISBN 9788120348448。
  18. ^ 「接合型電界効果トランジスタ」 .電子工学チュートリアル.飽和領域または活性領域
  19. ^ Scholberg, Kate (2017-03-23). 「「ピンチオフ領域」とはどういう意味ですか？」。「ピンチオフ領域」（または「飽和領域」）とは、FETが数ボルト以上の電圧で動作することを指します。Vds{\displaystyle V_{ds}}
  20. ^ Storr, Wayne (2013年9月3日). 「接合型電界効果トランジスタ（JFET）チュートリアル」 .基本電子工学チュートリアル. 2022年10月7日閲覧。
  21. ^ Kirt Blattenberger RF Cafe. 「JFETS：仕組みと使い方、1969年5月 Radio-Electronics」. 2021年1月4日閲覧。y fs –小信号、共通ソース、順方向トランスアドミタンス（g fs トランスコンダクタンスと呼ばれることもある）
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