ARM Cortex-A57
ARM Cortex-A57
一般情報
発売2012
デザイン：ARMホールディングス
物理的仕様
コア
  • クラスターあたり1～4個、複数のクラスター[ 1 ]
キャッシュ
L1キャッシュコアあたり80  KiB (パリティ付き I キャッシュ 48 KiB、ECC 付き D キャッシュ 32 KiB)
L2キャッシュ512 KiBから2  MiB
L3キャッシュなし
アーキテクチャと分類
命令セットARMv8-A
製品、モデル、バリエーション
製品コード名
  • アトラス
歴史
後継ARM Cortex-A72

ARM Cortex-A57は、 ARMホールディングスが設計したARMv8-A 64ビット命令セットを実装した中央処理装置です。Cortex-A57はアウトオブオーダー・スーパースカラ・パイプラインです。[ 1 ]ライセンシーにはSIPコアとして提供されており、その設計により、他のSIPコア（ GPU、ディスプレイコントローラ、DSP、イメージプロセッサなど）と1つのダイに統合してシステムオンチップ（SoC）を構成するのに適しています。

概要

  • パイプラインプロセッサ、ディープアウト オブ オーダー、投機的発行3 ウェイスーパースカラ実行パイプライン
  • DSPおよびNEON SIMD拡張はコアごとに必須です
  • VFPv4浮動小数点ユニットオンボード（コアあたり）
  • ハードウェア仮想化のサポート
  • Thumb-2命令セット エンコーディングにより、パフォーマンスにほとんど影響を与えることなく、32 ビット プログラムのサイズが削減されます。
  • TrustZoneセキュリティ拡張機能
  • 命令実行を目立たずにトレースするためのプログラム トレース マクロセルと CoreSight デザイン キット
  • コアあたり 32 KiB データ (2 ウェイ セット アソシエイティブ) + 48 KiB 命令 (3 ウェイ セット アソシエイティブ) L1 キャッシュ
  • 統合型低レイテンシ レベル 2 (16 ウェイ セット アソシエイティブ) キャッシュ コントローラ、クラスタあたり 512 KB、1 MB、または 2 MB の設定可能なサイズ
  • 48エントリの完全連想L1命令トランスレーションルックアサイドバッファ（TLB）は、4 KiB、64 KiB、1 MBのページサイズをネイティブにサポートします。
    • 1024エントリのL2 TLBの4ウェイセットアソシエイティブ
  • 高速ターゲット生成のための分岐ターゲットバッファ（BTB）を備えた2レベル動的予測器
  • 静的分岐予測器
  • 間接的な予測因子
  • リターンスタック

チップス

2014年1月、AMDはOpteron A1100を発表しました。サーバー向けのA1100は、4基または8基のCortex-A57コア、最大128GiBのDDR3またはDDR4 RAM、8レーンPCIeコントローラ、8つのSATA（6Gbit/s）ポート、2つの10ギガビットイーサネットポートを備えています。[ 2 ] A1100シリーズは2016年1月に4コア版と8コア版でリリースされました。[ 3 ] [ 4 ]

クアルコムが2014年第4四半期にサンプル提供を開始した最初の製品はSnapdragon  810でした。 [ 5 ]この製品にはbig.LITTLE構成で4つのCortex-A57コアと4つのCortex-A53コアが搭載されています 。

Samsung も Cortex-A57 ベースのSoCを提供しており、最初の製品はExynos Octa 5433で、2014 年第 4 四半期からサンプル提供が開始されました。

2015 年 3 月、Nvidia は最大 2 GHz で動作する 4 つの A57 コアを搭載した Tegra X1 SoC をリリースしました。

参照

参考文献

「 https://en.wikipedia.org/w/index.php?title=ARM_Cortex-A57&oldid=1304461184」から取得