DDR5 SDRAM

DDR5 SDRAMダブルデータレート5同期ダイナミックランダムアクセスメモリ
RAMの種類
16  GB [ 1 ] DDR5-4800 1.1 V UDIMM
開発者JEDEC
タイプ同期ダイナミックランダムアクセスメモリ
世代第5世代
発売日2020年7月14日[ 2 ] ( 2020-07-14 )
標準
  • DDR5-4000 (PC5-32000)
  • DDR5-4400 (PC5-35200)
  • DDR5-4800 (PC5-38400)
  • DDR5-5200 (PC5-41600)
  • DDR5-5600 (PC5-44800)
  • DDR5-6000 (PC5-48000)
  • DDR5-6200 (PC5-49600)
  • DDR5-6400 (PC5-51200)
  • DDR5-6800 (PC5-54400)
  • DDR5-7200 (PC5-57600)
  • DDR5-7600 (PC5-60800)
  • DDR5-8000 (PC5-64000)
  • DDR5-8200 (PC5-65600)
  • DDR5-8400 (PC5-67200)
  • DDR5-8800 (PC5-70400)
[ 3 ] [ 4 ]
クロックレート2,000～4,400MHz
サイクルタイム16nバンク構造
プリフェッチバッファ4n
転送速度4.0～8.8 GT/秒
帯域幅32.0～70.4 GB/秒[ a ]
電圧公称 1.1 V (実際のレベルはモジュール上のレギュレータによって調整されます)
前任者DDR4 SDRAM (2014)
後継DDR6 SDRAM

DDR5 SDRAM（ダブルデータレート5同期ダイナミックランダムアクセスメモリ）は、同期ダイナミックランダムアクセスメモリの一種です。前身のDDR4 SDRAMと比較して、DDR5は消費電力を削減しながら帯域幅を2倍にすることを目指して設計されました。[ 5 ]この規格は当初2018年を目標としていましたが、[ 6 ] 2020年7月14日にリリースされました。[ 2 ]

決定フィードバックイコライゼーション（DFE）と呼ばれる新機能により、入出力（I/O）速度のスケーラビリティが向上し、帯域幅とパフォーマンスが向上します。DDR5は、 DDR4およびDDR3と同等の14 ナノ秒のレイテンシです。 [ 7 ] DDR5は、デュアル・インライン・メモリ・モジュール（DIMM）の最大容量を64GBから512GBへと8倍に拡張します。[ 3 ] [ 8 ] DDR5はDDR4よりも高い周波数を持ち、現在最大9.6GT /sが可能で、8.2GT/sは約64GB/sの帯域幅に相当します。液体窒素を用いることで13GT/sを超える速度が達成されています。[ 9 ]

ラムバスは2017年9月に実用的なDDR5 DIMMを発表しました。[ 10 ] [ 11 ] 2018年11月15日、SK Hynixは1.1 Vで5.2 GT/sで動作する最初のDDR5 RAMチップの完成を発表しました 。 [ 12 ] SK Hynixは2019年2月に、予備的なDDR5規格で指定された最高速度である6.4 GT/sチップを発表しました。[ 13 ]最初の量産DDR5 DRAMチップは、SK Hynixによって2020年10月6日に正式に発売されました。[ 14 ] [ 15 ]

ノートパソコンとスマートフォン向けの別のJEDEC規格であるLow Power Double Data Rate 5 （LPDDR5）は、2019年2月にリリースされました。 [ 16 ]

DDR4と比較して、DDR5はメモリ電圧をさらに下げ、1.1  Vで、DDR4で必要な1.2 Vから低減されました。DDR5モジュールには、より高速な速度を実現するためにオンボード電圧レギュレータが組み込まれています。[ 11 ] [ 17 ]

2024年には、Intel Arrow Lakeとともに、初のCUDIMM （クロックド・アンバッファードDIMM）およびCSODIMM（クロックドSODIMM）モジュールが導入されました。これらのモジュールには、クロック信号を再駆動することで高速化を実現するコンポーネントが搭載されています。 [ 18 ] AMDはCUDIMMをサポートしていませんが、Zen 5はバイパスモードでCUDIMMをサポートします。

特徴

オンダイECC

DDR4とは異なり、DDR5チップはすべてオンダイエラー訂正コードを備えており、CPUにデータを転送する前に転送エラーとストレージエラーを検出して訂正することで信頼性を向上させ、チップ​​あたりの欠陥率が高い高密度のRAMチップを使用できるようにします。[ 19 ]

オンダイECCは、CPUへの追加チップとデータラインを備えた真のECCメモリよりも低レベルで動作し、外部制御ECCとは異なり、エラーが検出されたかどうかに関する詳細は報告しません。修正されていないエラーに基づいて修正されたエラーの存在を推測するための高度なアルゴリズムが構築されています。[ 20 ]

サブチャンネル

各DDR5 DIMMには2つの独立したチャネルがあります。以前の世代のDIMMは、1つのチャネルと、64本（非ECC）または72本（ECC）のデータラインでメモリモジュール全体を制御するための1つのCA（コマンド/アドレス）バスのみを備えていました。DDR5 DIMMの両方のサブチャネルにはそれぞれ独自のCAバスがあり、非ECCメモリの場合は32ビット、ECCメモリの場合は36または40のデータラインを制御します。その結果、合計データライン数は64、72、または80になります。バス幅の縮小は、最小バースト長が2倍の16バイトになることで補われ、最小アクセスサイズは64バイトに維持されます。これは、最新のx86マイクロプロセッサで使用されるキャッシュラインサイズと一致します。[ 21 ]

爽やか

DDR5では、85℃以下で動作する場合のリフレッシュ間隔も64msから32msに短縮されました。DDR4のtRFC4メカニズムは廃止され、tRFCsbタイミングが追加されました。

また、REFab と REFsb という 2 つのリフレッシュ コマンドも提供します。

メモリモジュール

DDR、DDR2、DDR3、DDR4 SDRAMの物理的な比較

複数のDDR5メモリチップを回路基板上に実装してメモリモジュールを形成することができます。パーソナルコンピュータやサーバーで使用されるDDR5メモリは、通常、288ピンのデュアルインラインメモリモジュール（DIMM）の形で提供されます。以前の世代のメモリと同様に、DDR5にも複数のDIMMバリエーションが用意されています。

バッファなしメモリモジュール（UDIMM）は、メモリチップインターフェースをモジュールコネクタに直接接続します。レジスタードDIMMまたは負荷軽減型DIMM（RDIMM/LRDIMM）は、メモリコントローラとDRAMチップ間の信号をバッファリングするために、メモリモジュール上に追加のアクティブ回路を搭載しています。これにより、DDR5バスの 容量性負荷が軽減されます。

DDR5 UDIMMは 5V入力を使用するのに対し、RDIMMとLRDIMMは12Vを使用します。[ 22 ]誤ったメモリタイプを誤って挿入することによる損傷を防ぐため、DDR5 UDIMMと(L)RDIMMは機械的な互換性がありません。さらに、DDR5 DIMMは3.3Vで管理インターフェース電源が供給され、[ 23 ] [ 24 ]オンボード回路（電源管理集積回路[ 25 ]と関連する受動部品）を使用して、メモリチップに必要な低電圧に変換します。使用点に近い場所での最終的な電圧調整により、より安定した電力が提供され、 CPU電源用の 電圧レギュレータモジュールの開発を反映しています。

手術

標準的なDDR5メモリの速度は、4,000MT/秒から6,400MT/秒（PC5-32000からPC5-51200）の範囲です。[ 3 ]前世代と同様に、将来的にはより高速な速度が追加される可能性があります。XMPプロファイルは現在、1.400V/1.450Vで8000MT/秒の速度を実現しており、これはJEDEC規格の1.1Vよりもはるかに高い値です。

DDR4 SDRAMと比較して、最小バースト長は2倍の16となり、8回の転送後に「バーストチョップ」オプションが追加されました。アドレス範囲も以下のように若干拡張されています。

  • チップ ID ビットの数は 3 ビットのままで、最大 8 個のチップをスタックできます (3 → 3)。
  • 3 番目のバンク グループ ビット (BG2) が追加され、最大 8 つのバンク グループ (2 → 3) が可能になりました。
  • 銀行グループあたりの銀行の最大数は4つのまま（2 → 2）、
  • 行アドレス ビットの数は 17 のままで、最大 128K 行 (17 → 17) になります。
  • さらに 1 つの列アドレス ビット (C10) が追加され、×4 チップ (11 → 12) で最大 8192 列 (1 KB ページ) が可能になります。
  • 最下位3ビットの列アドレス（C0、C1、C2）は削除されます。すべての読み出しと書き込みは、8の倍数（3 → 0）の列アドレスから開始する必要があります。これは内部ECCのためです。
  • 1 ビットは、4 番目のチップ ID ビット (CID3)または追加の行アドレス ビット (R17) (0 → 1)としてアドレス拡張用に予約されています。

コマンドエンコーディング

DDR5コマンドエンコーディング[ 26 ] [ 4 ]
指示CSコマンド/アドレス（CA）ビット
012345678910111213
アクティブ化（行を開く） LLL行R0～3銀行銀行グループチップCID0～2
HR4～16行目R17/ CID3
予約済みLLH予約済み
H予約済み
将来の使用のために予約済みLHLLLV
HV
パターンを書く LHLLHLH銀行銀行グループチップCID0～2
HV列C3～10VAPHVCID3
将来の使用のために予約済みLHLLHHV
HV
モードレジスタ書き込み LHLHLL住所 MRA0–7V
Hオペコード OP0-7VCWV
モードレジスタの読み取り LHLHLH住所 MRA0–7V
HVCWV
書く LHLHHLBL銀行銀行グループチップCID0～2
HV列C3～10VAPWRPVCID3
読む LHLHHHBL銀行銀行グループチップCID0～2
HV列C3～10VAPVCID3
Vref CA LHHLLLオペコード OP0-6LV
Vref CS LHHLLLオペコード OP0-6HV
すべて更新 LHHLLHCID3VHLチップCID0～2
管理をすべて更新 LHHLLHCID3VLチップCID0～2
同じバンクを更新 LHHLLHCID3銀行VHチップCID0～2
同じ銀行で管理を更新 LHHLLHCID3銀行VLHチップCID0～2
すべてをプリチャージ LHHLHLCID3VLチップCID0～2
同じ銀行にプリチャージ LHHLHLCID3銀行VHチップCID0～2
プリチャージ LHHLHHCID3銀行銀行グループチップCID0～2
将来の使用のために予約済みLHHHLLV
自己更新エントリ LHHHLHVLV
電源オフエントリ LHHHLHVHODTV
多目的コマンド LHHHHLオペコード OP0～7V
電源オフ終了; 操作なし LHHHHHV
選択解除（操作なし） HX
  • 信号レベル
    • H、高
    • L、低い
    • V、有効、低または高
    • X、無関係
  • 論理レベル
    •  アクティブ
    •  非アクティブ
    •  未使用
  • 制御ビット
    • AP、自動プリチャージ
    • CW、制御ワード
    • BL、バースト長≠16
    • WRP、部分的な書き込み
    • ODT、ODTは有効なまま

コマンドエンコーディングは大幅に再設計され、LPDDR4のエンコーディングを参考にしています。コマンドは14ビットバスで1サイクルまたは2サイクルで送信されます。プリチャージなど、単純なコマンドは1サイクルで実行されますが、アドレスを含むコマンド（アクティブ化、読み取り、書き込み）は28ビットの情報を含めるために2サイクルかかります。

LPDDRと同様に、8個の13ビットモードレジスタではなく、256個の8ビットモードレジスタが存在します。また、レジスタ付きクロックドライバチップ用に予約されているレジスタ（MR7）が1つではなく、2つ目のモードレジスタバンクが定義されています（CWビットで選択）。

「Write Pattern」コマンドはDDR5の新機能です。通常の書き込みコマンドと似ていますが、バスからデータを取得する代わりに、個々のデータではなく、1バイトのモードレジスタ（デフォルトではすべてゼロ）のコピーで範囲を埋めます。このコマンドは通常の書き込みと同じくらいの時間がかかりますが、コマンドバスを他の操作に解放します。

多目的コマンドには、データ バスのトレーニングとキャリブレーション用のさまざまなサブコマンドが含まれています。

サポート

インテル

第12世代Alder Lake、第13世代Raptor Lake、そして第14世代Raptor Lake RefreshのCPUはDDR5とDDR4の両方をサポートしていますが、通常、マザーボードにはどちらか一方のDIMMソケットしかありません。Intel H610チップセットを搭載した一部のマザーボードはDDR4とDDR5の両方をサポートしていますが、同時にはサポートしていません。[ 27 ]

Sapphire Rapidsサーバー CPU、Core Ultra シリーズ 1 Meteor Lakeモバイル CPU、および最新の Core Ultra シリーズ 2 Arrow Lakeデスクトップ CPU はすべて DDR5 のみをサポートしており、Arrow Lake は 6400 MT/s というより高いデフォルト速度を可能にする CUDIMM DDR5 メモリ規格もサポートしています。

AMD

DDR5とLPDDR5は、 Zen 3+アーキテクチャを搭載したRyzen 6000シリーズのモバイルAPUでサポートされています。Ryzen 7000およびRyzen 9000シリーズのデスクトッププロセッサもDDR5メモリを標準でサポートしています。[ 28 ]

Epyc第4世代GenoaおよびBergamoサーバーCPUは、 SP5ソケットで12チャネルDDR5をサポートしています。[ 29 ] [ 30 ]

注記

  1. ^ 64 GB/s は、それぞれ 64 ビットのバス幅を持つ 8 GT/s を想定し、8 で割ってビットからバイトに変換します。

参考文献

  1. ^ここで、 K、 M、 G、またはTは、1024 の累乗に基づく2 進プレフィックスを指します
  2. ^ a b Smith, Ryan (2020年7月14日). 「DDR5メモリ仕様がリリース：DDR5-6400以降への道筋を設定」 . AnandTech . 2020年7月14日時点のオリジナルよりアーカイブ。 2020年7月15日閲覧。
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  4. ^ a b DDR5 SDRAM製品コア(PDF) (データシート). Micron . 2022年10月. CCM005-1684161373-23. 2023年6月21日時点のオリジナル(PDF)からアーカイブ。 2023年5月15日閲覧。
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  8. ^ 「DDR5 vs DDR4 – すべての設計上の課題と利点」。
  9. ^ 「DDR5メモリのオーバークロックが初めて13,020 MT/sを超える」 VideoCardz.com . 2025年9月23日閲覧。
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  25. ^米国特許10769082、パテル、シュウェタル・アービンド、張、アンディ＆メン、ウェン・ジエ他、「DDR5 PMICインターフェースプロトコルと操作」、2019年11月7日公開、Integrated Device Technologyに譲渡 
  26. ^ 「JEDEC DDR5 SDRAM仕様」 JEDEC委員会JC42.3 . 2023年5月15日閲覧。
  27. ^ "DDR4 および DDR5: H610-メインボードの組み合わせは Speicher-Generationen" . 2022 年 3 月 7 日。
  28. ^ Copeman, Anyron (2023年6月15日). 「AMD Ryzen 7000シリーズについて知っておくべきことすべて」 . Tech Advisor . 2023年6月17日時点のオリジナルよりアーカイブ。 2023年6月28日閲覧。
  29. ^ Goetting, Chris (2022年11月10日). 「AMD 第4世代 EPYC 9004シリーズ発売：Genoaがデータセンターベンチマークテストでテスト」 . HotHardware . 2023年6月28日閲覧。
  30. ^ Goetting, Chris (2023年6月13日). 「AMD、EPYC BergamoとGenoa-XデータセンターCPU、AI対応Instinct MI300X GPUを発表」 . HotHardware . 2023年6月28日閲覧。
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