設計フロー（EDA）

設計フローとは、集積回路の設計を遂行するための電子設計自動化ツールの明確な組み合わせです。 ムーアの法則により、 IC実装におけるRTLからGDSIIまでの設計フローは、主にスタンドアロンの合成、配置、配線アルゴリズムを使用するものから、設計収束のための統合された構築および解析フローへと変化しました。相互接続遅延の増大という課題は、設計収束ツールに関する新たな考え方と統合方法を生み出しました。

RTLからGDSIIへのフローは、1980年から2005年にかけて大きな変化を遂げました。CMOSテクノロジの継続的なスケーリングにより、さまざまな設計ステップの目的が大きく変わりました。遅延を適切に予測できないことが、最近の設計フローに大きな変化をもたらしました。リーク電力、ばらつき、信頼性などのスケーリングに伴う新たな課題は、今後も設計収束プロセスに大きな変化を求めることになります。設計フローが個別の設計ステップのセットから完全に統合されたアプローチへと移行した要因や、最新の課題に対処するために今後どのような変化がもたらされるかについては、多くの要因が関係しています。第40回設計自動化カンファレンスの基調講演「EDAの潮流」で、Alberto Sangiovanni-Vincentelli氏は、 EDAを3つの時代に分類しました。

• 発明の時代: 発明の時代には、配線、配置、静的タイミング解析、論理合成が発明されました。
• 実装の時代：実装の時代において、これらのステップは洗練されたデータ構造と高度なアルゴリズムの設計によって劇的に改善されました。これにより、各設計ステップのツールは急速に増大する設計規模に対応できるようになりました。しかし、優れた予測コスト関数が欠如していたため、各ステップがどれほど効率的に実装されていても、個別のステップの集合によって設計フローを実行することは不可能になりました。
• 統合の時代: これにより、一連の増分コスト アナライザーによって駆動される統合環境でほとんどの設計ステップが実行される統合時代が到来しました。

アナログ集積回路とデジタル集積回路の設計フローには、ステップと手法に違いがあります。しかしながら、典型的なVLSI設計フローは、設計概念化、チップ最適化、論理/物理実装、設計検証といった様々なステップで構成されています。^{[ 1 ] [ 2 ]}

参照

• フロアプラン（マイクロエレクトロニクス）は、設計を配置して配線する物理的なインフラストラクチャを作成します。
• 電子設計自動化（EDA）における重要なステップである配置（ EDA）
• 配線（EDA）は集積回路の設計における重要なステップです
• 電力最適化（EDA）、EDAツールを使用して、デジタル設計の機能性を維持しながら電力消費を最適化（削減）すること
• EDA設計フローの最終段階であるポストシリコン検証

参考文献

1. Chauhan, Komal (2019年6月4日). 「VLSIエンジニアリングサービスにおけるASIC設計フロー – クイックガイド」 . eInfochips . 2019年11月28日閲覧。
2. Basu, Joydeep (2019-10-09). 「SCL 180 nm CMOS集積回路製造技術における設計からテープアウトまで」. IETE Journal of Education . 60 (2): 51– 64. arXiv : 1908.10674 . doi : 10.1080/09747338.2019.1657787 . S2CID 201657819 . 

• 集積回路のための電子設計自動化ハンドブック、Lavagno、Martin、Scheffer著、ISBN 0-8493-3096-3– この要約の元となった分野の調査（許可を得て掲載）。