エルモアの遅延
電気回路で使用される近似

エルモア遅延は、電子システムにおけるRCネットワークの遅延を簡略に近似したものです。計算が簡単（特にIC内の信号ネットワークの大部分を占めるツリー構造のネットワーク）で、ある程度の精度が得られるため、論理合成、遅延計算、静的タイミング解析、配置配線などのアプリケーションでよく使用されます。[1]精度が低い場合でも、エルモア遅延を短縮すれば真の遅延もほぼ確実に短縮されるため、通常は忠実であり、最適化において有用です。

エルモア遅延はいくつかの方法で考えることができますが、すべて数学的には同じです。

  • ツリー構造のネットワークの場合、各セグメントの遅延は、R（電気抵抗）と下流のC（電気容量）の積として求められます。ルートからシンクまでの遅延を合計します。
  • 出力が単純な指数関数であると仮定し、真の応答と同じ積分を持つ指数関数を求めます。これは、最初のモーメントが純粋指数関数であるため、1つのモーメントとのモーメントマッチングと等価です。
  • 真の周波数応答の1極近似を求めます。これは1次パデ近似です。

エルモア遅延には多くの拡張があり、上限と下限を拡張することでインダクタンスや とを 考慮でき、より正確な近似値を得ることができます[2] 。 [3]多重モーメントのマッチング限界では、これは 漸近波形評価となります[4]。[5] R {\displaystyle R} C {\displaystyle C}

回路モデリングへの応用

2つのコンポーネント間の単純な相互接続（ワイヤ）は、RCラダーネットワークとしてモデル化できます。ワイヤを「」個のセグメントに分割し、各セグメントを抵抗「」と容量「」で構成すると、得られる回路の次数は です。1次パデ近似を用いると、この複雑な回路は単一の等価抵抗と容量に簡略化できます。この1次システムの時定数は で、エルモア遅延を表します。 北 {\displaystyle N} R {\displaystyle R} C {\displaystyle C} 北 {\displaystyle N} R 同等 {\displaystyle R_{\text{eq}}} C 同等 {\displaystyle C_{\text{eq}}} R 同等 ∗ C 同等 {\displaystyle R_{\text{eq}}*C_{\text{eq}}}

エルモア遅延の計算

図1に示すように、2つのノードAとBを接続する単純なワイヤを考えます。AからBへの エルモア遅延（ ）は次のように計算されます。 T D {\displaystyle T_{D}}

図1. ノードAとBを接続する単純なワイヤのRCモデル。

T D ＝ R 1 C 1 + （ R 1 + R 2 ） C 2 + （ R 1 + R 2 + R 3 ） C 3 + （ R 1 + R 2 + R 3 + R 4 ） （ C 4 + C 私 n p B ） {\displaystyle T_{D}=R_{1}C_{1}+(R_{1}+R_{2})C_{2}+(R_{1}+R_{2}+R_{3})C_{3}+(R_{1}+R_{2}+R_{3}+R_{4})(C_{4}+C_{Inp_{B}})}

より一般的には、「 」シリーズRCネットワーク でモデル化された相互接続の場合、 n {\displaystyle n}

エルモア遅延（）は次のように与えられる。 T D {\displaystyle T_{D}} ∑ 私 ＝ 1 n （ ∑ j ＝ 1 私 R j ） C 私 {\displaystyle \sum _{i=1}^{n}\left(\sum _{j=1}^{i}R_{j}\right)C_{i}}

50%出力伝播遅延は次のように表されます。 ln ⁡ （ 2 ） ⋅ T D {\displaystyle \ln(2)\cdot T_{D}}

エルモア遅延の種類

エルモア遅延は、簡略化のため、通常、固有エルモア遅延と外在エルモア遅延の2つの要素に分けられます。固有エルモア遅延は、相互接続自体の寄生抵抗と寄生容量によって生じ、外在エルモア遅延は負荷ネットワークに起因し、通常はノードBにおける負荷ネットワークの入力容量（C Inp_Bと表記）としてモデル化されます。

図1のRCネットワークの と で表される固有エルモア遅延と外在エルモア遅延は次のように与え られる 。 T 本質的な {\displaystyle T_{\text{固有}}} T 外因性 {\displaystyle T_{\text{外因的}}}

T 本質的な ＝ R 1 C 1 + （ R 1 + R 2 ） C 2 + （ R 1 + R 2 + R 3 ） C 3 + （ R 1 + R 2 + R 3 + R 4 ） C 4 {\displaystyle T_{\text{固有}}=R_{1}C_{1}+(R_{1}+R_{2})C_{2}+(R_{1}+R_{2}+R_{3})C_{3}+(R_{1}+R_{2}+R_{3}+R_{4})C_{4}}

T 外因性 ＝ （ R 1 + R 2 + R 3 + R 4 ） C 私 n p B {\displaystyle T_{\text{外因性}}=(R_{1}+R_{2}+R_{3}+R_{4})C_{Inp_{B}}}

したがって、エルモアの遅延は合計で次のようになります。 T D ＝ T 本質的な + T 外因性 {\displaystyle T_{D}=T_{\text{固有}}+T_{\text{外在的}}}

分岐RCネットワークのエルモア遅延

分岐RCネットワークのエルモア遅延を計算するには、出力への信号経路に沿わない分岐上の容量を、主経路上の対応する分岐点に集約します。そして、エルモア遅延は、あたかも単純化されたRCネットワークであるかのように計算されます。

図2. 分岐RCネットワーク

図2では、ノードAからノードBまでのエルモア遅延を計算するために、分岐ネットワーク内の抵抗、およびは無視されています。ただし、分岐パスC内の容量、およびは、主信号パス上の分岐ノードにまとめられ、実質的に容量と並列に配置されています。この簡略化により、簡略化されたRCネットワークを使用してエルモア遅延を計算できます。 R 5 、 R 6 {\displaystyle R_{5},R_{6}} R 7 {\displaystyle R_{7}} C 5 、 C 6 {\displaystyle C_{5},C_{6}} C 7 {\displaystyle C_{7}} C 2 {\displaystyle C_{2}}

したがって、AからBまでのエルモア遅延は次のようになります。 T D あ − B {\displaystyle T_{D_{AB}}} T D あ − B ＝ R 1 C 1 + （ R 1 + R 2 ） （ C 2 + C 5 + C 6 + C 7 ） + （ R 1 + R 2 + R 3 ） C 3 + （ R 1 + R 2 + R 3 + R 4 ） C 4 {\displaystyle T_{D_{AB}}=R_{1}C_{1}+(R_{1}+R_{2})(C_{2}+C_{5}+C_{6}+C_{7})+(R_{1}+R_{2}+R_{3})C_{3}+(R_{1}+R_{2}+R_{3}+R_{4})C_{4}}

同様に、A から C までのエルモア遅延を計算するには、抵抗とを無視し、容量とを分岐ノードにまとめ、A から C までの単純な RC ネットワークの遅延を計算します。 R 3 {\displaystyle R_{3}} R 4 {\displaystyle R_{4}} C 3 {\displaystyle C_{3}} C 4 {\displaystyle C_{4}}

ノードAからノードCまでのエルモア遅延（）は次のように与えられる。 T D あ − C {\displaystyle T_{D_{AC}}} T D あ − C ＝ R 1 C 1 + （ R 1 + R 2 ） （ C 2 + C 3 + C 4 ） + （ R 1 + R 2 + R 5 ） C 5 + （ R 1 + R 2 + R 5 + R 6 ） C 6 + （ R 1 + R 2 + R 5 + R 6 + R 7 ） C 7 {\displaystyle T_{D_{AC}}=R_{1}C_{1}+(R_{1}+R_{2})(C_{2}+C_{3}+C_{4})+(R_{1}+R_{2}+R_{5})C_{5}+(R_{1}+R_{2}+R_{5}+R_{6})C_{6}+(R_{1}+R_{2}+R_{5}+R_{6}+R_{7})C_{7}}

50%出力伝播遅延は次のように表されます。 ln ⁡ （ 2 ） ⋅ T D あ − C {\displaystyle \ln(2)\cdot T_{D_{AC}}}

エルモア遅延を減らすテクニック

エルモア遅延（固有遅延）を低減する最も簡単な方法は、長い相互接続部にバッファを挿入することです。これによりRCネットワークが小さなセグメントに分割され、全体的な遅延が低減されます。

上記の式から、単純な配線で接続された2つの論理ゲート間のエルモア遅延は、主に配線の寄生抵抗によって発生することが明らかです。配線の抵抗Rは次のように表されます。 R ＝ ρ L あ {\displaystyle R=\rho {\frac {L}{A}}}

ここで、ρは抵抗率、Lは配線の長さ、Aは断面積です。抵抗は断面積に反比例するため、Aを大きくすると抵抗は減少します。しかし、断面積を大きくすると静電容量も増加します。これは次のように表されます。 C ＝ ε 0 あ d {\displaystyle C={\frac {\varepsilon _{0}A}{d}}}

ここで、ε 0は誘電率、dは分離距離です。

エルモア遅延を効果的に低減するためには、図3に示すように配線形状を最適化する必要があります。一般的に用いられる手法は、配線の断面積をドライバ近傍で大きくし、負荷に向かって徐々に小さくする配線テーパリングです。この設計は、抵抗と容量のトレードオフのバランスを取り、それらの複合的な影響を最小限に抑え、全体的な遅延をより効率的に低減します。[6]

図3. ドライバ（ルート）と負荷（シンク）を接続するテーパーワイヤ。

遅延最適化技術の限界

半導体技術ノードの微細化に伴い、配線に利用可能な金属層の数が増加しています。しかし、バッファを挿入するために上位金属層からシリコン層へ信号を配線するには、複数のビアが必要になります。これらのビアは貴重な配線リソースを消費し、経路上に追加の寄生容量を発生させ、他の信号経路を遮断して配線の混雑を引き起こす可能性があります。

同様に、配線のテーパリングは、断面積の変化によって配線スペースが減少するため、配線の混雑やトラック利用率の低下を引き起こす可能性があります。この不均一性により、残りのスペースに他の配線を配線することが困難になります。さらに、電力供給に関連する相互接続では、テーパリングによって配線部分が細くなるため、エレクトロマイグレーション[7]のリスクが高まり、物理的な配線損傷や長期的な信頼性の問題につながる可能性があります。

参照

参考文献

  1. ^ Elmore, WC (1948). 「広帯域増幅器に特に焦点を当てた減衰線形回路網の過渡解析」応用物理学ジャーナル. 19 (1).
  2. ^ Gupta, R.; Tutuianu, B.; Pileggi, LT (1997). 「一般化入力信号を持つRCツリーの境界としてのエルモア遅延」IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 16 (1): 95– 104.
  3. ^ Tutuianu, B.; Dartu, F.; Pileggi, L. (1996).インパルス応答の最初の3つのモーメントに基づく明示的なRC回路遅延近似. ラスベガス, ネバダ州. pp.  611– 616. doi :10.1145/240518.240803.
  4. ^ Pillage, Lawrence T.; Huang, Xueqing; Rohrer, Ronald A. (1989年6月). 「AWEsim: タイミング解析のための漸近波形評価」.第26回ACM/IEEE設計自動化会議 (DAC '89) 議事録. 米国ネバダ州ラスベガス: ACM/IEEE. pp.  634– 637.
  5. ^ Chiprout, Eli; Nakhla, Michel S. (1994). 「漸近波形評価」. 漸近波形評価：相互接続解析のためのモーメントマッチング. ボストン, マサチューセッツ州: Springer US. pp.  15– 39. ISBN 978-0-7923-9413-6。
  6. ^ Fishburn, JP (1997).エルモア遅延を最小化するVLSI配線の整形. パリ, フランス. pp.  244– 251. doi :10.1109/EDTC.1997.582366.
  7. ^ Alpert, Charles J.; Devgan, Anirudh; Quay, Stephen T. (1999).ワイヤテーパリングは価値があるか？ IEEE/ACM 国際コンピュータ支援設計会議. 米国カリフォルニア州サンノゼ: IEEE プレス. pp.  430– 436.
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