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FEOL（シリコンにおけるデバイス生成、下部）とデバイスを接続するBEOL （金属配線層の堆積、中央部分）の図解。

CMOS製造プロセス

フロントエンドオブライン（FEOL ）は、 IC製造の最初の部分であり、個々のコンポーネント（トランジスタ、コンデンサ、抵抗器など）が半導体基板にパターン形成されます。^{[1] FEOLは通常、金属}配線層の堆積までのすべてをカバーしますが、堆積は含みません。 ^[2]

手順

CMOSプロセスの場合、FEOLには、分離されたCMOS素子を形成するために必要なすべての製造手順が含まれます。^{[3] [4]}

1. 使用するウェーハの種類の選択、化学機械平坦化（CMP）とウェーハの洗浄。
2. シャロートレンチアイソレーション（STI）（または、フィーチャサイズが0.25μmを超える初期プロセスではLOCOS ）
3. ウェル形成
4. ゲートモジュール形成
5. ソースおよびドレインモジュール形成

最後に、表面を処理して、後続のメタライゼーションのためのコンタクトを準備します。これでFEOLプロセスは終了し、すべてのデバイスが構築されます。^[4]

これらの手順に続いて、デバイスをネットに従って電気的に接続し、電気回路を構築する必要があります。これはバックエンドオブライン（BEOL）で行われます。したがって、BEOLはIC製造における2番目の部分であり、個々のデバイスが接続されます。^[4]

参照

• バックエンドオブライン（BEOL）
• 集積回路

参考文献

1. Karen A. ReinhardtおよびWerner Kern (2008). Handbook of Silicon Wafer Cleaning Technology (2nd ed.). William Andrew. p. 202. ISBN  978-0-8155-1554-8.
2. 「FEOL（フロントエンド・オブ・ライン：基板工程、ウェーハ処理の前半）1. 分離 | USJC：ユナイテッド・セミコンダクター・ジャパン株式会社」。USJC ：ユナイテッド・セミコンダクター・ジャパン株式会社 | 三重県桑名市の300mm半導体ウェーハ工場を製造拠点にしたファウンドリ専業メーカーです。超低消費電力、不揮発メモリなど先進テクノロジーを世界中のお客様に提供しています。（日本語）。2019年2月22日。2022年9月27日閲覧。
3. 。deepforest.substack.com。2022年9月27日閲覧
4. J. Lienig, J. Scheible (2020). 「第2.9.3章 FEOL：デバイスの作成」. 電子回路のレイアウト設計の基礎. Springer. pp.  78– 82. doi :10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID  215840278.

参考文献

• 「CMOS：回路設計、レイアウト、シミュレーション」Wiley-IEEE、2010年。ISBN   978-0-470-88132-3 177～178ページ（7.2章 CMOSプロセス統合）；180～199ページ（7.2.1 フロントエンド・オブ・ザ・ライン統合）
• 「電子回路のレイアウト設計の基礎」、Lienig、Scheible著、Springer、doi :10.1007/978-3-030-39284-0 ISBN 978-3-030-39284-0、2020年。第2章：技術ノウハウ：シリコンからデバイスへ、78～82ページ（2.9.3 FEOL：デバイスの作成）