LPDDR

モバイルDDR：Samsung K4X2G323PD-8GD8

低電力ダブルデータレート（LPDDR ）は、従来のメモリよりも消費電力を抑えるように設計された同期ダイナミックランダムアクセスメモリ（SDRAM）の一種です。スマートフォン、タブレットコンピューター、ノートパソコンなど、バッテリー寿命を延ばすために消費電力の削減が重要な機器で広く使用されています。そのため、この技術の初期バージョンはモバイルDDRとも呼ばれていました

LPDDRは、標準的なDDR SDRAMとは設計と機能の両方において異なり、モバイルデバイスに適した変更が加えられています。通常、リムーバブルモジュールに搭載されるDDRとは異なり、LPDDRは通常、スペースを節約し効率を向上させるため、デバイスのマザーボードに直接はんだ付けされます。LPDDRはDDRメモリと同様の世代命名規則（LPDDR4、DDR4など）を使用していますが、両者は別々の開発規格に準拠しており、バージョン番号から同じ技術を共有しているとは限りません。^{[ 1 ]} LPDDR規格は、JEDEC Solid State Technology Associationによって開発および保守されています。

バス幅

据置型デバイスやノートパソコンで使用され、通常は64ビット幅のメモリバスで接続される標準的なSDRAMとは対照的に、LPDDRは16ビットまたは32ビット幅のチャネルも許可します。^{[ 2 ]}

「E」および「X」バージョンは、仕様の拡張バージョンを示します。メモリアレイのオーバークロックを通常33%まで規定しています。

標準 SDRAM と同様に、ほとんどの世代では内部フェッチ サイズと外部転送速度が 2 倍になっています (DDR4 と LPDDR5 は例外です)。

世代

LPDDR SDRAM世代の

世代	発売年	チップ			バス			電圧（V）
		クロックレート（MHz）	サイクル時間（ns）	プリフェッチ	クロックレート（MHz）	転送速度（MT/秒）	帯域幅（MB/秒）
1	2006	200		2 n	200	400	50	1.8
1E		266			266	533	66.63
2	2009	200		4 n	400	800	100	1.2 1.8
2E		266			533	1067	133.38
3	2012	200		8 n	800	1600	200	1.2 1.8
3E		266			1067	2133	266.63
4	2014	200		16	1600	3200	400	1.1 1.8
4倍	2017	266			2133	4267	533.38	0.6 1.1 1.8
5	2019	400		16	3200	6400	800	0.5 1.05 1.8
5倍	2021	533			4267	8533	1,066.63

LPDDR(1)

2006年にリリースされたオリジナルの低電力DDR（遡及的にLPDDR1と呼ばれることもあります）は、DDR SDRAMをわずかに改良したもので、全体的な消費電力を削減するためにいくつかの変更が加えられています

最も重要なのは、電源電圧が2.5Vから1.8Vに低減されたことです。温度補償リフレッシュ（DRAMは低温時にリフレッシュ頻度が低くなります）、部分アレイセルフリフレッシュ、そしてすべてのメモリ内容を犠牲にする「ディープパワーダウン」モードによって、さらなる省電力化が実現されています。さらに、チップは小型化され、非モバイル向け製品よりも基板面積が少なくなっています。この技術の主要プロバイダーはサムスンとマイクロンで、 iPhone 3GS、初代iPad、Samsung Galaxy Tab 7.0、Motorola Droid Xなどのタブレットやスマートフォンに採用されています。^{[ 3 ]}

LPDDR2

Samsung K4P4G154EC-FGC1 4Gビット LPDDR2チップ

2009年、標準化団体JEDECはJESD209-2を発行し、より大幅に改訂された低電力DDRインターフェースを定義しました。^{[ 4 ] [ 5 ]} DDR1またはDDR2 SDRAM との互換性はありませんが、以下のいずれかに対応できます

• LPDDR2-S2: 2 nプリフェッチメモリ（​​DDR1 と同様）、
• LPDDR2-S4: 4nプリフェッチメモリ（​​DDR2 と同様）、または
• LPDDR2-N: 不揮発性 ( NAND フラッシュ) メモリ。

低電力状態は基本的な LPDDR に似ていますが、いくつかの部分的なアレイ リフレッシュ オプションが追加されています。

タイミング パラメータは、LPDDR-200 ～ LPDDR-1066 (クロック周波数 100 ～ 533 MHz) に対して指定されます。

LPDDR2は1.2Vで動作し、制御線とアドレス線を10ビットのダブルデータレートCAバスに多重化します。コマンドは、プリチャージとバーストターミネーションのオペコードの再割り当てを除き、 通常のSDRAMと同様です。

LPDDR2/LPDDR3コマンドエンコーディング^{[ 4 ]}

作戦		↗上昇時計↗										↘落下時計↘
		CA0 （RAS）	CA1 （CAS）	CA2 （WE）	CA3	CA4	CA5	CA6	CA7	CA8	CA9	CA0 （RAS）	CA1 （CAS）	CA2 （WE）	CA3	CA4	CA5	CA6	CA7	CA8	CA9
操作なし		H	H	H	—
すべてのバンクをプリチャージ		H	H	L	H	H	—
1つのバンクをプリチャージ		H	H	L	H	L	—		BA0	BA1	BA2	—
プリアクティブ（LPDDR2-Nのみ）		H	H	L	H	A30	A31	A32	BA0	BA1	BA2	A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
バースト終端		H	H	L	L	—
読み取り（AP = 自動プリチャージ）		H	L	H	予約済み		C1	C2	BA0	BA1	BA2	AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
書き込み（AP=自動プリチャージ）		H	L	L	予約済み		C1	C2	BA0	BA1	BA2	AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
アクティブ化（R0～14=行アドレス）		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2	R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
アクティブ化（LPDDR2-Nのみ）		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2	A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
全バンクをリフレッシュ（LPDDR2-Sxのみ）		L	L	H	H	—
1バンクをリフレッシュ（ラウンドロビン方式）		L	L	H	L	—
モードレジスタの読み取り（MA0～7 = アドレス）		L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5	MA6	MA7	—
モードレジスタ書き込み（OP0～7=データ）		L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA5	MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

列アドレスビットC0は転送されず、0とみなされます。したがって、バースト転送は常に偶数アドレスから始まります

LPDDR2には、アクティブローのチップセレクト（ハイの場合はすべてNOP）とクロックイネーブルCKE信号があり、これらはSDRAMと同様に動作します。また、SDRAMと同様に、CKEが最初にドロップされるサイクルで送信されるコマンドによってパワーダウン状態が選択されます。

• チップがアクティブな場合は、その場で固定されます。
• コマンドが NOP ( CS が低または CA0–2 = HHH) の場合、チップはアイドル状態になります。
• コマンドがリフレッシュ コマンド (CA0–2 = LLH) の場合、チップはセルフリフレッシュ状態になります。
• コマンドがバースト終了（CA0–2 = HHL）の場合、チップはディープパワーダウン状態になります。（この状態から抜けるには、完全なリセットシーケンスが必要です。）

モードレジスタは従来のSDRAMに比べて大幅に拡張され、8ビットのアドレス空間とリードバック機能を備えています。シリアルプレゼンス検出EEPROMよりも小さいながらも、十分な情報が含まれているため、EEPROMは不要です。

4 Gbit未満のS2デバイス 、および1 Gbit未満のS4デバイスには4つのバンクしかありません。これらのデバイスはBA2信号を無視し、バンクごとのリフレッシュをサポートしません。

不揮発性メモリ デバイスはリフレッシュ コマンドを使用せず、アドレス ビット A20 以上を転送するためにプリチャージ コマンドを再割り当てします。下位ビット (A19 以下) は、後続の Activate コマンドによって転送されます。これにより、選択された行がメモリ アレイから 4 個または 8 個 (BA ビットで選択) の行データ バッファの 1 つに転送され、Read コマンドで読み取ることができます。DRAM とは異なり、バンク アドレス ビットはメモリ アドレスの一部ではありません。任意のアドレスを任意の行データ バッファに転送できます。行データ バッファの長さは、メモリの種類に応じて 32 ～ 4096 バイトです。32 バイトを超える行は、Activate コマンドの下位アドレス ビットの一部を無視します。4096 バイト未満の行は、Read コマンドの上位アドレス ビットの一部を無視します。

不揮発性メモリは、行データバッファへの書き込みコマンドをサポートしていません。代わりに、特別なアドレス領域にある一連の制御レジスタが読み取りコマンドと書き込みコマンドをサポートしており、これらを使用してメモリアレイの消去とプログラミングを行うことができます。

LPDDR3

2012年5月、JEDECはJESD209-3低電力メモリデバイス規格を公開しました。^{[ 6 ] [ 7 ] [ 8 ]} LPDDR2と比較して、LPDDR3はより高いデータレート、より広い帯域幅と電力効率、そしてより高いメモリ密度を提供します。LPDDR3は1600 MT/sのデータレートを実現し、ライトレベリングとコマンド/アドレストレーニング、^{[ 9 ]}オプションのオンダイターミネーション（ODT）、そして低I/O容量といった主要な新技術を採用しています。LPDDR3は、パッケージオンパッケージ（PoP）とディスクリートパッケージの両方をサポートしています

コマンドエンコーディングはLPDDR2と同一で、10ビットのダブルデータレートCAバスを使用しています。^{[ 7 ]}ただし、この規格では8nプリフェッチDRAMのみが規定されており、フラッシュメモリコマンドは含まれていません。

LPDDR3を採用した製品には、2013年モデルのMacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4（GT-I9500）、Microsoft Surface Pro 3および4などがある。 ^{[ 10 ]} LPDDR3は2013年に主流となり、800MHz DDR（1600 MT/s）で動作し、2011年のPC3-12800ノートブックメモリ（12.8 GB/sの帯域幅）に匹敵する帯域幅を提供した。 ^{[ 11 ]この帯域幅を実現するには、コントローラがデュアルチャネルメモリを実装する必要がある。例えば、Exynos 5 Dual [ 12 ]}や5 Octaがこれに該当する。 ^{[ 13 ]}

LPDDR3E

LPDDR3Eと呼ばれる仕様の「拡張」バージョンは、データレートを2133 MT/sに向上させます。サムスン電子は、最大2,133 MT/sでデータ転送可能な初の4 ギガビット20nmクラスのLPDDR3モジュールを発表しました。これは、800 MT/sしか対応していない従来のLPDDR2の2倍以上の性能です。^{[ 14 ]}さまざまなメーカーのさまざまなSoCも、800 MHz LPDDR3 RAMをネイティブにサポートしています。これには、クアルコムのSnapdragon 600および800 ^{[ 15 ]}や、ExynosおよびAllwinnerシリーズ の一部のSoCが含まれます

LPDDR4

2012年3月14日、JEDECは、将来のモバイルデバイスの要件がLPDDR4などの今後の標準規格をどのように推進するかを検討する会議を開催しました。^{[ 16 ]} 2013年12月30日、サムスンは、3,200 MT/sでデータを転送できる最初の20 nmクラスの8ギガビット（1 GB）LPDDR4を開発したと発表しました。これにより、最速のLPDDR3よりも50％高いパフォーマンスを提供し、1.1ボルトで約40％の消費電力を削減できます。^{[ 17 ] [ 18 ]}

2014年8月25日、JEDECはJESD209-4 LPDDR4低電力メモリデバイス規格を公開した。^{[ 19 ] [ 20 ]}

主な変更点は次のとおりです。

• インターフェース速度の2倍化、およびそれに伴う多数の電気的変更（I/O規格を低電圧スイング終端ロジック（LVSTL）に変更するなど）
• 内部プリフェッチサイズと最小転送サイズが2倍に
• 10ビットDDRコマンド/アドレスバスから6ビットSDRバスへの変更
• 1つの32ビット幅バスから2つの独立した16ビット幅バスに変更
• セルフリフレッシュは、CKEラインによって制御されるのではなく、専用のコマンドによって有効化されます。

この規格は、2つの独立した16ビットアクセスチャネルを備えたSDRAMパッケージを定義しています。各チャネルはパッケージあたり最大2つのダイに接続されます。各チャネルは16ビットのデータビット幅で、専用の制御/アドレスピンを持ち、8バンクのDRAMにアクセスできます。したがって、パッケージは以下の3通りの接続が可能です。

• データ ラインと制御は 16 ビット データ バスに並列に接続され、チップ セレクトのみがチャネルごとに独立して接続されます。
• 32 ビット幅のデータ バスの 2 つの半分と、チップ選択を含む並列の制御ライン。
• 2つの独立した16ビット幅のデータバス

各ダイは4、6、8、12、または16 ギガビットのメモリを搭載し、各チャネルに半分ずつ割り当てられます。したがって、各バンクはデバイスサイズの16分の1です。これは、適切な数（16K～64K）の16384ビット（2048バイト）の行に分割されます 。24ギガビットおよび32ギガビットへの拡張も計画されていますが、行数、行幅、またはバンク数のいずれを増やすかはまだ決定されていません。

2 倍の幅 (4 つのチャネル) とチャネル ペアあたり最大 4 つのダイ (パッケージあたり合計 8 つのダイ) を提供する、より大きなパッケージも定義されています。

データは16回または32回の転送（256ビットまたは512ビット、32バイトまたは64バイト、DDRサイクル8サイクルまたは16サイクル）のバーストでアクセスされます。バーストは64ビット境界から開始する必要があります。

クロック周波数が以前の規格よりも高く、最小バースト長が長いため、コマンド/アドレスバスがボトルネックになることなく、制御信号をより高度に多重化できます。LPDDR4は、制御ラインとアドレスラインを6ビットのシングルデータレートCAバスに多重化します。コマンドは2クロックサイクルを必要とし、アドレスをエンコードする操作（例：行のアクティブ化、列の読み取りまたは書き込み）には2つのコマンドが必要です。例えば、アイドル状態のチップから読み取りを要求するには、Activate-1、Activate-2、Read、CAS-2という4つのコマンドが必要で、それぞれ8クロックサイクルかかります。

チップセレクトライン（CS）はアクティブハイです。コマンドの最初のサイクルはチップセレクトがハイになることで識別され、2番目のサイクルではローになります。

LPDDR4コマンドエンコーディング^{[ 20 ] : 151}

最初のサイクル（CS高）							第2サイクル（CSが低い）							作戦
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L		—							操作なし
H	L	L	L	L	L		0	OP4	OP3	OP2	OP1	1		多目的コマンド
AB	H	L	L	L	L		—			BA2	BA1	BA0		プリチャージ（AB：全バンク）
AB	L	H	L	L	L		—			BA2	BA1	BA0		リフレッシュ（AB：全バンク）
—	H	H	L	L	L		—							セルフリフレッシュエントリ
BL	L	L	H	L	L		AP	C9	—	BA2	BA1	BA0		書き込み1 (+CAS-2)
—	H	L	H	L	L		—							セルフリフレッシュ出口
0	L	H	H	L	L		AP	C9	—	BA2	BA1	BA0		マスクされた書き込み1（+CAS-2）
—	H	H	H	L	L		—							予約済み
BL	L	L	L	H	L		AP	C9	—	BA2	BA1	BA0		読み取り1（+CAS-2）
C8	H	L	L	H	L		C7	C6	C5	C4	C3	C2		CAS-2
—		H	L	H	L		—							予約済み
OP7	L	L	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		モードレジスタ書き込み1および2 MA: アドレス、OP: データ
OP6	H	L	H	H	L		OP5	OP4	OP3	OP2	OP1	OP0
—	L	H	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		モードレジスタ読み出し (+CAS-2)
—	H	H	H	H	L		—							予約済み
R15	R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0		アクティブ1とアクティブ2
R9	R8	R7	R6	H	H		R5	R4	R3	R2	R1	R0

CAS-2 コマンドは、データ バスを介して転送を実行するすべてのコマンドの後半として使用され、下位の列アドレス ビットを提供します。

• 読み取りコマンドは 4 の倍数の列アドレスから開始する必要があります。ゼロ以外の C0 または C1 アドレス ビットをメモリに通信するための規定はありません。
• 書き込みコマンドは 16 の倍数の列アドレスから始まる必要があります。書き込みコマンドの場合、C2 と C3 はゼロでなければなりません。
• モード レジスタの読み取りおよび一部の多目的コマンドの後にも CAS-2 コマンドを実行する必要がありますが、すべての列ビットはゼロ (低) である必要があります。

バースト長は、16、32、または読み取りおよび書き込み操作の BL ビットによって動的に選択できるように設定できます。

8本のデータラインごとに1つのDMI（データマスク/反転）信号が関連付けられており、データ転送中にハイに駆動されるビット数を最小限に抑えることができます。ハイの場合、残りの8ビットは送信側と受信側の両方で反転されます。1バイトに5つ以上の1ビットが含まれる場合、DMI信号をハイに駆動し、データラインを3本以下にすることができます。信号ラインはローに終端されるため、消費電力が削減されます。

(別の使用方法として、DMI を使用して各転送で切り替わるデータ ラインの数を最大 4 に制限すると、クロストークが最小限に抑えられます。これは書き込み時にメモリ コントローラによって使用される場合がありますが、メモリ デバイスではサポートされていません。)

データバス反転は、読み取りと書き込みで個別に有効にできます。マスクされた書き込み（別のコマンドコードを持つ）の場合、DMI信号の動作は書き込み反転が有効かどうかによって異なります。

• 書き込み時のDBIが無効の場合、DMIのハイレベルは対応するデータバイトが無視され、書き込まれないことを示します。
• 書き込み時の DBI が有効になっている場合、 DMI の低レベルと、5 ビット以上が設定されたデータ バイトの組み合わせは、無視され、書き込まれないデータ バイトを示します。

LPDDR4には、隣接行への「ロウハンマー」によるデータ破損を回避するための「ターゲットロウリフレッシュ」機構も搭載されています。3つのアクティベート/プリチャージシーケンスからなる特別なシーケンスは、デバイスが指定した閾値（リフレッシュサイクルあたり20万～70万回）よりも頻繁にアクティブ化された行を特定します。デバイス内部では、アクティベートコマンドで指定された行ではなく、物理的に隣接する行をリフレッシュします。 ^{[ 21 ] [ 20 ] : 153–54}

LPDDR4X

サムスンセミコンダクターは、LPDDR4の派生版としてLPDDR4Xを提案しました。^{[ 22 ] : 11} LPDDR4Xは、I/O電圧（Vddq）を1.1Vから0.6Vに下げることで消費電力をさらに削減していることを除けば、LPDDR4と同一です。2017年1月9日、SK Hynixは8GBおよび16GBのLPDDR4Xパッケージを発表しました。^{[ 23 ] [ 24 ]} JEDECは2017年3月8日にLPDDR4X規格を公開しました。^{[ 25 ]}低電圧化以外にも、小規模アプリケーション向けのシングルチャネルダイオプション、新しいMCP、PoP、IoTパッケージ、最高速度グレード4266 MT/s向けの定義とタイミングの改善など、追加の改良点があります

LPDDR5

2019年2月19日、JEDECは低消費電力ダブルデータレート5（LPDDR5）の規格であるJESD209-5を公開しました。^{[ 26 ]}

サムスンは2018年7月にLPDDR5チップのプロトタイプが動作していることを発表しました。LPDDR5では以下の変更が導入されています。^{[ 27 ]}

• データ転送速度はピンあたり6400Mbit/sに向上
• 差動クロックが使用される（3200 MHz、DDR）
• プリフェッチは再び倍増されず、16 nのままです
• バンクの数は16に増加し、4つのDDR4のようなバンクグループに分割されます。
• 省電力の改善: ^{[ 26 ]}
  • データ転送を減らすためのデータコピーおよびWrite-X（すべて1またはすべて0）コマンド
  • 動的周波数および電圧スケーリング
• 新しいクロッキングアーキテクチャでは、コマンドは1/4速のマスタークロック（CK）を使用し、データは必要な場合にのみ有効になるフルスピードの書き込みクロック（WCK）と読み取りストローブ（RDQS）信号を使用して転送されます^{[ 26 ]}
• 1バイトあたり1セットのフルスピードクロック（LPDDR4では16ビットあたり）
• クロックイネーブル（CKE）ピンの廃止。代わりにCAバス経由のコマンドによって低電力モードに入り、チップセレクト信号が次にハイになるまで継続する。

AMD Van Gogh、Intel Tiger Lake、Apple Silicon (M1 Pro、M1 Max、M1 Ultra、M2、A16 Bionic)、Huawei Kirin 9000、Snapdragon 888メモリ コントローラーは LPDDR5 をサポートしています。

転送速度が2倍になり、マスタークロックが1/4速になったことで、マスタークロック周波数はLPDDR4の同等のクロックの半分になります。コマンド（CA）バスは7ビットに拡張され、コマンドは2倍のデータレートで転送されるため、コマンドはLPDDR4と同じ速度で送信されます。

LPDDR5コマンドエンコーディング^{[ 28 ] [ 29 ]}

↗ 上昇時計 ↗								↘ 落下時計 ↘								作戦
CA6	CA5	CA4	CA3	CA2	CA1	CA0		CA6	CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L	L		—								操作なし
H	L	L	L	L	L	L		—								パワーダウンエントリ
L	H	L	L	L	L	L		— L —								FIFO読み取り
H	H	L	L	L	L	L		— L —								書き込みFIFO
L	L	H	L	L	L	L		—								予約済み
H	L	H	L	L	L	L		— L —								読み取りDQキャリブレーション
OP7	H	H	L	L	L	L		OP6	OP5	OP4	OP3	OP2	OP1	OP0		多目的コマンド
OP7	L	L	H	L	L	L		OP6	OP5	OP4	OP3	OP2	OP1	OP0		モードレジスタ書き込み2
L	H	L	H	L	L	L		—								セルフリフレッシュ出口
H	H	L	H	L	L	L		PD	DSE	—						セルフリフレッシュエントリ
L	L	H	H	L	L	L		MA6	MA5	MA4	MA3	MA2	MA1	MA0		モードレジスタ読み出し
H	L	H	H	L	L	L		MA6	MA5	MA4	MA3	MA2	MA1	MA0		モードレジスタ書き込み1
L	H	H	H	L	L	L		AB	SB1	SB0	RFM	BG0	BA1	BA0		リフレッシュ
H	H	H	H	L	L	L		AB	—		BG1	BG0	BA1	BA0		プリチャージ
C5	C4	C3	L	H	L	L		AP	C2	C1	BG1	BG0	BA1	BA0		32
WS_FS	WS_RD	WS_WR	H	H	L	L		WXSB / B3	WXSA	WRX	DC3	DC2	DC1	DC0		列アドレス選択
C5	C4	C3	C0	L	H	L		AP	C2	C1	BG1	BG0	BA1	BA0		マスク書き込み
C5	C4	C3	C0	H	H	L		AP	C2	C1	BG1	BG0	BA1	BA0		書き込み
C5	C4	C3	C0	L	L	H		AP	C2	C1	BG1	BG0	BA1	BA0		読む
C5	C4	C3	C0	H	L	H		AP	C2	C1	BG1	BG0	BA1	BA0		32を読む
R10	R9	R8	R7	L	H	H		R6	R5	R4	R3	R2	R1	R0		2をアクティブにする
R17	R16	R15	R14	H	H	H		R13	R12	R11	BG1	BG0	BA1	BA0		1をアクティブにする

B n = バーストアドレスビット C n = 列アドレスビット R n = 行アドレスビット BA n = バンクアドレスビット BG n = バンクグループアドレスビット AB = すべての銀行（BGとBAは無視） AP = 自動プリチャージ

MA n = モードレジスタアドレスビット OP n = 操作またはモードレジスタデータ WS_xx = WCK同期 WRX = Xを書き込む。データを転送せず、すべて0またはすべて1で埋める。 WXSA、WXSB = 書き込みX選択、書き込む値 PD = 電源オフ DSE = ディープスリープ有効化

以前の規格と比較して、列アドレスの命名法が変更されました。LPDDR4とLPDDR5はどちらも最大10ビットの列アドレスを許容しますが、名称が異なります。LPDDR4のC0～C9は、B0～B3およびC0～C5に名称が変更されました。LPDDR4と同様に、書き込みはB0～B3が0である16の倍数のアドレスから開始する必要がありますが、読み出しはB3に0以外の値を指定することにより、異なる順序でバースト転送を要求できます。

LPDDR4と同様に、データの読み出しには4つのコマンドが必要です。行を選択するための2つのアクティブ化コマンド、列を選択するためのCASコマンドと読み出しコマンドです。LPDDR4とは異なり、CASコマンドは読み出しコマンドまたは書き込みコマンドの前に実行されます。実際には、これは列を全く選択しないという点で、やや誤解を招く名称です。その主な機能は、DRAMを高速WCKクロックの開始に合わせて同期させる準備を整えることです。WS_FS、WS_RD、WS_WRビットは様々なタイミングを選択します。_RDおよび_WRオプションは直後の読み出しコマンドまたは書き込みコマンドに最適化され、_FSオプションはクロックを即時に開始し、複数のバンクにアクセスして複数の読み出しまたは書き込みが続く場合があります。

CASは「write X」オプションも指定します。WRXビットが設定されている場合、書き込みはデータを転送せず、WXS（write-X select）ビットの制御下で、バースト全体をオールゼロまたはオール1で埋めます。この場合、処理時間は変わりませんが、消費電力は節約できます。

通常の 16 のバーストに加えて、32 の 2 倍の長さのバーストを実行するためのコマンドがあります。読み取り (書き込みではない) では、C0 ビットと B3 ビットを使用して、32 ワードに揃えられたバースト内の開始位置を指定できます。

LPDDR5X

2021年7月28日、JEDECは、以下の変更を加えた 低消費電力ダブルデータレート5/5X（LPDDR5/5X）の規格であるJESD209-5Bを発行しました^{[ 30 ]}

• 最大8533 Mbit/sまでの速度拡張
• tx/rxイコライゼーションによる信号整合性の改善
• 新しいアダプティブリフレッシュ管理機能による信頼性の向上

サムスンは2021年11月9日、業界初のLPDDR5X DRAMを開発したと発表した。サムスンの実装では、14nmプロセスノードで16ギガビット（2GB）のダイが使用され、最大32個のダイ（64GB）を単一パッケージに収めたモジュールが提供される。同社によると、この新モジュールはLPDDR5よりも消費電力が20%削減されるという。^{[ 31 ]} AnandTechのAndrei Frumusanu氏によると、 SoCなどの製品におけるLPDDR5Xは2023年世代のデバイスで採用されると予想されている。^{[ 32 ]}

2021年11月19日、Micronは、Mediatekが同社のLPDDR5X DRAMをMediatekのDimensity 9000 5G SoC向けに検証したと発表した。^{[ 33 ]}

2023年1月25日、SKハイニックスは9.6Gbit/sの帯域幅を持つ「低電力ダブルデータレート5ターボ」（LPDDR5T）チップを発表しました。^{[ 34 ]}これは、超低電圧範囲で動作します。JEDECによって1.01～1.12Vに設定された。LPDDR5X規格にはLPDDR5X-9600として組み込まれ、「LPDDR5T」がブランド名となっている。^{[ 35 ]} MediaTek Dimensity 9300とQualcomm Snapdragon 8 Gen 3はLPDDR5Tをサポートしている。

2024年4月17日、サムスン電子は、前世代のLPDDR5Xと比較して帯域幅が25%、容量が30%、電力効率が25%向上したLPDDR5X-10700を発表しました。これは、新しい12nmプロセスによって実現され、チップの効率性を高めながら、最大32GBの容量を単一パッケージに収められるほど小型化されています。^{[ 36 ]}

2024年7月16日、サムスンは、メディアテックの次期主力製品Dimensity 9400 SoCに搭載するために、最大10.7Gbit/sの速度で動作可能な業界最速のLPDDR5X DRAMの検証を完了しました。^{[ 1 ]}

LPDDR6

2025年7月9日、JEDECは低消費電力ダブルデータレート6（LPDDR6）の規格であるJESD209-6を発行しました^{[ 37 ]}。これには以下の変更が含まれています

• 10.6～14.4 Gbit/s/pinへの速度拡張
• CAバスがさらに4ビットに狭められる
• チャネルあたり12ビットのデータバス幅
• 24回の転送のバースト × 12ピン = 288ビット:
  • 256データビット、プラス
  • 16個のタグ/ECCビットがアレイに保存され、さらに
  • データ バス反転またはリンク ECC用の 16 ビットは保存されません。
• CAMM2 ^{[ 38 ]}

注記

参考文献

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11. サムスンのLPDDR3高性能メモリが2013年、2014年に驚異的なモバイルデバイスを実現- Bright Side of News
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14. 20nmクラス*プロセス技術を採用した4ギガビットLPDDR3モバイルDRAMを生産開始、Businesswire
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36. 「Samsung、AIアプリケーション向けに最適化された業界最速10.7Gbps LPDDR5X DRAMを開発」 Samsung Newsroom 2024年4月17日. 2024年4月18日閲覧。
37. 「JEDEC®、モバイルおよびAIメモリ性能を向上させる新しいLPDDR6規格を発表 | JEDEC」 www.jedec.org . 2025年12月25日閲覧。
38. JEDEC 、高性能コンピューティングとAIを推進するDDR5 MRDIMMおよびLPDDR6 CAMM規格の計画を発表」（プレスリリース）。JEDEC 。2024年7月22日。

外部リンク

• マイクロン
• サムスン
• エルピーダ
• ナンヤ 2014年10月21日アーカイブウェイバックマシン
• JEDEC ページ:低消費電力ダブルデータレート 3 SDRAM (LPDDR3)