レベルセンシティブスキャン設計

集積回路製造テストプロセスの一部

エレクトロニクス分野において、レベルセンシティブスキャン設計（LSSD）は集積回路製造テストプロセスの一部です。これは、システムクロックとスキャンクロックを別々に使用して通常モードとテストモードを区別するDFTスキャン設計手法です。ラッチはペアで使用され、それぞれに通常のデータ入力、データ出力、システム動作用のクロックが備わっています。テスト動作では、2つのラッチがマスター/スレーブペアを形成し、1つのスキャン入力、1つのスキャン出力、そして重複しないスキャンクロックAとBが接続されます。スキャンクロックAとBはシステム動作中はLowレベルに保持されますが、スキャン中にHighパルスが印加されるとスキャンデータがラッチされます。^[1]

	  ____
	 | |
 罪 ----|S |
 あ ------|> |
	 | Q|---+--------------- Q1
 D1 -----|D | |
 CLK1 ---|> | |
	 |____| | ____
		  | | |
		  +---|S|
 B -------------------|> |
		      | Q|------ Q2 / SOut
 D2 ------------------|D |
 CLK2 ----------------|> |
		      |____|

シングルラッチLSSD構成では、2番目のラッチはスキャン動作にのみ使用されます。これを2番目のシステムラッチとして使用できるようにすることで、シリコンオーバーヘッドが削減されます。^[1]

参照

参考文献

^ ab この記事は、 2008 年 11 月 1 日より前にFree On-line Dictionary of Computing のLevel-sensitive+scan+design から取得した資料に基づいており、 GFDLバージョン 1.3 以降の「再ライセンス」条件に基づいて組み込まれています。

[foldoc-1] この記事は、 2008 年 11 月 1 日より前にFree On-line Dictionary of Computing のLevel-sensitive+scan+design から取得した資料に基づいており、 GFDLバージョン 1.3 以降の「再ライセンス」条件に基づいて組み込まれています。