集積回路設計
シンプルなCMOSオペアンプのレイアウト図（入力は左側、補償コンデンサは右側）。金属層は青、緑と茶色はNドープおよびPドープSi、ポリシリコンは赤、ビアは十字で示されています。
1979 年頃、ルビー石に刻まれた回路設計の一部を、初期の IC 設計ワークステーションを使用して解析するエンジニア

集積回路設計、半導体設計、チップ設計、あるいはIC設計は、電子工学の一分野であり、集積回路（IC）の設計に必要な特定の論理回路設計技術と回路設計技術を網羅しています。ICは、フォトリソグラフィーによってモノリシック半導体基板上に電気ネットワークに組み込まれた小型電子部品で構成されています。

IC 設計は、デジタルIC 設計とアナログIC 設計に大別できます。デジタル IC 設計は、マイクロプロセッサ、FPGA、メモリ ( RAM、ROM、フラッシュ)、デジタルASICなどのコンポーネントを作成します。デジタル設計は、論理的な正確性、回路密度の最大化、クロックとタイミング信号が効率的にルーティングされるように回路を配置することに重点を置いています。アナログ IC 設計は、パワー IC 設計とRF IC 設計にも特化しています。アナログ IC 設計は、オペアンプ、リニア レギュレータ、位相同期回路、発振器、アクティブ フィルタの設計に使用されます。アナログ設計では、ゲイン、マッチング、消費電力、抵抗など、半導体デバイスの物理的性質がより重視されます。アナログ信号の増幅とフィルタリングの忠実度は通常非常に重要であり、その結果、アナログ IC はデジタル設計よりも面積の大きいアクティブ デバイスを使用し、通常、回路密度が低くなります。[ 1 ]

現代の IC は非常に複雑です。2015 年現在、平均的なデスクトップ コンピュータ チップには 10 億個を超えるトランジスタが搭載されています。何を製造できるか、何を製造できないかに関するルールも極めて複雑です。2015 年の一般的な IC プロセスには 500 を超えるルールがあります。さらに、製造プロセス自体が完全に予測できるわけではないため、設計者はその統計的な性質を考慮する必要があります。現代の IC 設計の複雑さと、設計を迅速に作成しなければならないという市場のプレッシャーから、IC 設計プロセスでは電子設計自動化(EDA) ツールと呼ばれるツールが広範に使用されるようになりました。一部のプロセッサの設計は完全にテストするのが困難なほど複雑になっており、大規模なクラウド プロバイダーで問題を引き起こしています。[ 2 ]つまり、 EDA ソフトウェアを使用した IC の設計は、IC が実行する命令の設計、テスト、検証で構成されます。

基礎

集積回路の設計には、トランジスタ、抵抗器、コンデンサなどの電子部品の作成と、これらの部品を半導体（通常はシリコン）上に相互接続することが含まれます。基板のシリコンは導電性があり、多くの場合個々の部品のアクティブ領域を形成するため、基板内に形成された個々の部品を分離する方法が必要です。一般的な2つの方法は、 pn接合分離と誘電体分離です。トランジスタと相互接続抵抗の消費電力、相互接続、コンタクト、ビアの電流密度に注意を払う必要があります。これは、ICに含まれるデバイスがディスクリート部​​品に比べて非常に小さいため、このような懸念はそれほど問題にならないためです。金属相互接続のエレクトロマイグレーションと小さな部品へのESD損傷も懸念されます。最後に、特定の回路サブブロックの物理的なレイアウトは、必要な動作速度を実現するため、ICのノイズの多い部分を静かな部分から分離するため、IC全体の発熱の影響をバランスさせるため、またはIC外部の回路への接続を配置しやすくするために、通常は非常に重要です。

設計フロー

IC設計フローの主なステップ

一般的な IC 設計サイクルには、いくつかのステップが含まれます。

  1. システム仕様
    1. 実現可能性調査とダイサイズの見積もり
    2. 機能分析
  2. アーキテクチャまたはシステムレベルの設計
  3. ロジック設計
    1. アナログ設計、シミュレーション、レイアウト
    2. デジタル設計とシミュレーション
    3. システムシミュレーション、エミュレーション、検証
  4. 回路設計
    1. デジタル設計統合
    2. テスト設計と自動テストパターン生成
    3. 製造性を考慮した設計
  5. 物理設計
    1. フロアプランニング
    2. 場所とルート
    3. 寄生虫の抽出
  6. 物理的な検証と承認
    1. 静的タイミング
    2. 協調シミュレーションとタイミング
  7. マスクデータの準備（レイアウト後処理）
    1. テープアウトによるチップ仕上げ
    2. レチクルレイアウト
    3. レイアウトからマスクの準備
  8. レチクル製造
  9. フォトマスク製造
  10. ウェーハ製造
  11. パッケージ
  12. ダイテスト
    1. シリコン検証と統合後
    2. デバイス特性評価
    3. 微調整（必要な場合）
  13. チップの展開
    1. データシートの生成（通常はPDFファイル）
    2. 増加
    3. 生産
    4. 歩留まり分析/保証分析の信頼性
    5. 返品時の故障分析
    6. 可能であれば生産情報を使用して次世代チップを計画する

集束イオンビームはチップ開発中にチップ内に新しい接続を確立するために使用されることがある。[ 3 ] [ 4 ]

まとめ

大まかに言えば、デジタル IC 設計は 3 つの部分に分けられます。

  • 電子システムレベル設計：このステップでは、ユーザーの機能仕様を作成します。ユーザーは、この記述を作成するために、さまざまな言語とツールを使用できます。例としては、C / C++モデル、VHDL、SystemC、SystemVerilog、トランザクションレベルモデル、Simulink、MATLABなどがあります。
  • RTL設計：このステップでは、ユーザー仕様（ユーザーがチップに期待する動作）をレジスタ転送レベル（RTL）記述に変換します。RTLは、チップ上のデジタル回路の正確な動作と、入力と出力への相互接続を記述します。
  • 物理回路設計：このステップでは、RTLと利用可能な論理ゲートのライブラリ（スタンダードセルライブラリ）を使用して、チップ設計を作成します。このステップでは、ICレイアウトエディタ、レイアウトおよびフロアプランニングの使用、使用するゲートの決定、それらの配置場所の定義、そしてそれらの配線（クロックタイミング合成、ルーティング）を行います。

2番目のステップであるRTL設計は、チップが正しく動作することを保証するものであることに注意してください。3番目のステップである物理設計は、（正しく行われれば）機能には全く影響しませんが、チップの動作速度とコストを決定します。

標準セルは通常、単一の論理ゲート、ダイオード、またはフリップフロップなどの単純な論理部品、あるいは複数入力の論理ゲートを表します。[ 5 ]標準セルを使用すると、チップの設計を論理レベルと物理レベルに分割できます。ファブレス企業は通常、チップの論理設計のみに取り組み、チップが製造されるファウンドリの設計ルールに従いながら、セルの接続方法とチップの機能を決定します。一方、チップの物理設計、つまりセル自体は、通常ファウンドリによって行われ、トランジスタデバイスの物理的性質と、それらが論理ゲートを形成するためにどのように接続されるかで構成されます。標準セルを使用すると、チップをより迅速に設計および変更して市場の需要に対応できますが、チップ内のトランジスタ密度が低下し、ダイサイズが大きくなるという犠牲を払います。[ 5 ]

ファウンドリは、設計目的のため、またファウンドリの施設を使用して設計を製造できるようにするために、ファウンドリから標準セルのライブラリが提供される場合があります。プロセス設計キット(PDK) には、標準セル ライブラリとセルの仕様、ファウンドリで指定された設計ルールに対してファブレス企業の設計を検証するツール、およびファウンドリのセルを使用してシミュレーションを行うツールが含まれます。PDK は秘密保持契約に基づいて提供される場合があります。マクロ/マクロセル/マクロ ブロック、[ 6 ]マクロセル アレイおよびIP ブロックは、標準セルよりも機能が充実しており、同様に使用されます。ソフト マクロとハード マクロがあります。標準セルは通常、標準セルの行の後に配置されます。

設計ライフサイクル

集積回路（IC）開発プロセスは、製品要件の定義から始まり、アーキテクチャ定義、実装、立ち上げ、そして最終的に製造へと進みます。以下では、集積回路開発プロセスの様々なフェーズについて説明します。ここでは各フェーズを分かりやすく説明していますが、実際には反復的なプロセスがあり、これらのステップは複数回実行される場合があります。

要件

アーキテクチャを定義する前に、製品の高レベルな目標を定義する必要があります。要件定義は通常、市場機会、顧客ニーズ、実現可能性など、様々な要素を検討するクロスファンクショナルチームによって行われます。このフェーズでは、製品要件ドキュメントが作成されます。

建築

アーキテクチャは、製品の基本構造、目標、原則を定義します。製品の高レベルな概念と本質的な価値提案を定義します。アーキテクチャチームは多くの変数を考慮し、多くのグループと連携します。アーキテクチャを作成する人々は、通常、アーキテクチャが作成される分野のシステムに関する豊富な経験を有しています。アーキテクチャフェーズの成果物は、アーキテクチャ仕様です。

マイクロアーキテクチャ

マイクロアーキテクチャは、ハードウェアに一歩近づく段階です。アーキテクチャを実装し、その実装を実現するための具体的なメカニズムと構造を定義します。マイクロアーキテクチャフェーズの成果物は、アーキテクチャの実装に使用される手法を記述したマイクロアーキテクチャ仕様です。

実装

実装フェーズでは、マイクロアーキテクチャ仕様を出発点として設計自体が作成されます。これには、低レベルの定義とパーティショニング、コードの記述、回路図の入力、検証が含まれます。このフェーズは、設計がテープアウトに至ることで終了します。

育てる

設計が作成され、テープアウトされ、製造された後、実際のハードウェア（「ファーストシリコン」）がラボに持ち込まれ、ブリングアップ（立ち上げ）工程が行われます。ブリングアップとは、ラボで設計に電源を投入し、テストを行い、特性を評価するプロセスです。デバイスの電源投入を確認するといった非常に単純なテストから、様々な方法で部品にストレスを与えるといったより複雑なテストまで、数多くのテストが実行されます。ブリングアップ工程の結果は、特性評価データ（部品が仕様通りにどの程度動作しているか）とエラッタ（予期しない動作）の文書化です。

製品化

製品化とは、設計をエンジニアリング段階から量産段階へと移行させる作業です。立ち上げ段階では、設計が製品の仕様を満たしていたとしても、量産段階においては製品エンジニアが多くの課題に直面します。ICは、許容できる歩留まりで生産量まで立ち上げなければなりません。製品化段階の目標は、許容できるコストで量産量を達成することです。

持続する

設計が成熟し、量産段階に達したら、それを維持する必要があります。生産量への重大な影響を回避するため、プロセスを継続的に監視し、問題があれば迅速に対処する必要があります。維持の目標は、製品が寿命を迎えるまで、生産量を維持し、継続的にコストを削減することです。

設計プロセス

マイクロアーキテクチャとシステムレベル設計

初期のチップ設計プロセスは、システムレベル設計とマイクロアーキテクチャの計画から始まります。IC設計企業では、経営陣、そして多くの場合は分析部門が、設計チームに業界セグメントに適合する新しいチップの設計を開始するための提案書を作成します。上級設計者はこの段階で会合を開き、チップの機能的な動作方法を決定します。この段階でICの機能と設計が決定されます。IC設計者は、プロジェクト全体の機能要件、検証テストベンチ、テスト手法を策定し、その後、予備設計をシステムレベル仕様に変換します。この仕様は、C++やMATLABなどの言語やエミュレーションツールを用いたシンプルなモデルでシミュレーション可能です。純粋な新規設計の場合、システム設計段階では命令セットと動作が計画され、ほとんどのチップでは既存の命令セットが新しい機能に合わせて変更されます。この段階での設計は、多くの場合、「MP3形式でエンコードする」や「IEEE浮動小数点演算を実装する」といった記述です。設計プロセスの後の段階では、これらの一見無害に見える記述は、数百ページに及ぶテキストドキュメントへと発展していきます。

RTL設計

システム設計の合意後、RTL 設計者は、Verilog、SystemVerilog、VHDLなどのハードウェア記述言語で機能モデルを実装します。加算器、シフタ、ステートマシンなどのデジタル設計コンポーネントや、パイプライン、スーパースカラ実行、分岐予測などのコンピュータ アーキテクチャの概念を使用して、 RTL 設計者は機能記述を、チップ上で連携して動作するコンポーネントのハードウェア モデルに分解します。システム設計で記述された単純なステートメントは、簡単に数千行のRTLコードに変わる可能性があるため、ユーザーが想定する可能性のあるすべてのケースで RTL が正しく動作することを検証するのは非常に困難です。

機能バグの数を減らすために、別のハードウェア検証グループが RTL を受け取り、テストベンチとシステムを設計して、 RTL が実際に多くの異なる条件下で同じステップを実行していることを確認します。これは機能検証の領域に分類されます。 広範な論理シミュレーション、形式手法、ハードウェア エミュレーション、lintのようなコード チェック、コード カバレッジなど、多くの手法が使用され、完璧なものはありませんが、いずれも有用です。 エミュレータによって行われるような検証は、FPGA または専用のプロセッサで実行できます。[ 7 ] [ 8 ]そして、エミュレーションがシミュレーションに取って代わりました。 シミュレーションは当初、チップ内の論理ゲートをシミュレートすることによって行われましたが、後に、チップ内の RTL が代わりにシミュレートされるようになりました。[ 9 ]シミュレーションは、アナログ チップ設計を作成するときに今でも使用されます。[ 10 ]プロトタイピング プラットフォームは、FPGA を使用して開発中のチップ設計のプロトタイプでソフトウェアを実行するために使用されますが、反復や変更に時間がかかり、完成した設計に表示されるハードウェア信号を視覚化するために使用することはできません。[ 11 ]

ここでの小さなエラーが、チップ全体を使えなくしたり、さらに悪い結果をもたらしたりする可能性があります。有名なPentium FDIVのバグは、非常に稀なケースではありますが、除算の結果が最大で61ppmも間違ってしまうというものでした。チップが生産されてから数ヶ月経つまで、誰もこのバグに気づきませんでした。しかし、Intelはバグを修正するまで、販売されたすべてのチップを無償で交換することを申し出ざるを得ませんでした。その費用は4億7500万ドルにも上りました。[ 12 ]

物理設計

デジタル設計フロー内の物理設計ステップ

RTLは、チップが想定される動作の実際の機能に関する動作モデルに過ぎません。材料、物理、電気工学といった分野におけるチップの実際の動作とは関連性がありません。そのため、IC設計プロセスの次のステップである物理設計段階では、RTLを、チップに搭載されるコンデンサ、抵抗、論理ゲート、トランジスタといったすべての電子デバイスの実際の幾何学的表現にマッピングします。

物理設計の主なステップを以下に示します。実際には、単純な進行ではなく、すべての目標を同時に達成するためには、かなりの反復作業が必要となります。これはそれ自体が困難な問題であり、「設計の終結」と呼ばれます。

アナログデザイン

マイクロプロセッサとソフトウェアベースの設計ツールが登場する以前は、アナログICは手計算とプロセスキット部品を用いて設計されていました。これらのICは、オペアンプなどの低複雑度の回路で、通常はトランジスタが10個以下で接続数も少ないものでした。製造可能なICを実現するには、試行錯誤を繰り返すプロセスとデバイスサイズの「オーバーエンジニアリング」がしばしば必要でした。実績のある設計を再利用することで、既存の知識に基づいて徐々に複雑なICを開発することが可能になりました。1970年代に安価なコンピュータ処理が利用可能になると、手計算では実現できないほど高い精度で回路設計をシミュレーションするためのコンピュータプログラムが開発されました。IC専用に設計された最初の回路シミュレータは、1973年にリリースされたSPICE（Simulation Program with Integrated Circuits Emphasis）でした。その後継製品は、現在でもアナログ設計市場を席巻しています。これらのコンピュータ化された回路シミュレーションツールは、手計算では実現できないほど複雑なIC設計を可能にし、アナログASICの設計を現実的なものにしました。

アナログ設計では多くの機能的制約を考慮する必要があるため、自動配線や合成など高度に自動化されたデジタル設計とは対照的に、手動設計が今日でも広く普及しています。[ 14 ]その結果、アナログ回路の最新の設計フローは、トップダウンとボトムアップという2つの異なる設計スタイルによって特徴付けられます。[ 15 ]トップダウン設計スタイルでは、従来のデジタルフローに似た最適化ベースのツールを使用します。ボトムアップ手順では、以前に考案され手順記述でキャプチャされたソリューションの結果とともに「専門家の知識」を再利用し、専門家の決定を模倣します。[ 15 ]例として、 PCellsなどのセルジェネレータがあります。

変動への対処

アナログ IC 設計で最も重要な課題は、半導体チップ上に構築される個々のデバイスのばらつきです。設計者がそれぞれテストされ、値に応じて分類されたデバイスを選択できるボードレベルの回路設計とは異なり、IC 上のデバイスの値は設計者が制御できないほど大きく変わる可能性があります。たとえば、一部の IC 抵抗器は ± 20% 変化する可能性があり、統合BJTの β は20 ～ 100 まで変化する可能性があります。最新の CMOS プロセスでは、垂直 PNP トランジスタの β は 1 を下回ることもあります。設計上の課題に加えて、デバイス特性は処理される半導体ウェハごとに異なることがよくあります。デバイス特性は、ドーピング勾配のために個々の IC ごとに大幅に異なる場合もあります。このばらつきの根本的な原因は、多くの半導体デバイスがプロセス中の制御できないランダムな変動に非常に敏感であることです。拡散時間のわずかな変化、ドーピング レベルの不均一などによって、デバイス特性に大きな影響が及ぶ可能性があります。

デバイスのばらつきの影響を軽減するために使用されるいくつかの設計手法は次のとおりです。[ 16 ]

  • 絶対的な抵抗値ではなく、厳密に一致する抵抗器の比率を使用します。
  • 一致するバリエーションを持つように、一致する幾何学的形状を持つデバイスを使用します。
  • 統計的な変動が全体的なデバイス特性の無視できるほどデバイスを大きくする。
  • 抵抗器などの大きなデバイスを部品に分割し、それらを組み合わせてばらつきをキャンセルします。
  • 共通重心デバイス レイアウトを使用して、厳密に一致する必要があるデバイス (オペアンプのトランジスタ差動ペアなど) の変動をキャンセルします。

ベンダー

電子設計自動化ツールを販売している3大企業は、シノプシス、ケイデンス、メンターグラフィックス（現シーメンスEDA）である。[ 17 ]

参照

参考文献

  1. ^ Parker Brakus (2022年5月17日). 「アナログIC：その重要性、機能、そして応用を理解する」 . Quarktwin – www.quarktwin.comより。
  2. ^ 「参考までに: 今日のコンピュータ チップは非常に進歩しており、正確というよりはむしろ「気まぐれ」です。その証拠がこちらです。 」
  3. ^ Jacob Ridley (2022年12月26日). 「インテルの裏側：最先端のゲーミングCPUの誕生秘話」 . PC Gamer – www.pcgamer.comより.
  4. ^ Shimpi, Anand Lal. 「Inside Intel: From Silicon to the World」 www.anandtech.com . 2010年4月21日時点のオリジナルよりアーカイブ。
  5. ^ a b Chen, Wai-Kai (2018年10月3日). The VLSI Handbook . CRC Press. ISBN 978-1-4200-0596-7。
  6. ^徳田哲也;コレマツ、Ｊ．島津裕也。坂下直也；ケンガク、T.ふぎやま てつ;大野哲也;とみさわ O. (1988 年 12 月 7 日) 「VLSI プロセッサ設計のためのマクロセル アプローチ」。集積回路およびシステムのコンピュータ支援設計に関する IEEE トランザクション。7 (12): 1272–1277。Bibcode : 1988ITCAD...7.1272T。土井: 10.1109/43.16805。
  7. ^ 「CadenceがPalladium XP IIを発表」 2024年2月18日。
  8. ^ 「プロセッサをエミュレートするプロセッサ: Palladium II | CPU Shack Museum」。2016年10月21日。
  9. ^ 「トランザクションベースのエミュレーション」 2024年3月24日。
  10. ^ 「Cadence、新たな回路シミュレーションツールでSynopsysに反撃」 2021年5月21日。
  11. ^ 「Springの最初のエミュレータ」。2021年4月13日。
  12. ^ “1994 - Annual Report” . Intel. 2020年6月20日. 2017年2月26日時点のオリジナルよりアーカイブ。 2020年6月20日閲覧。 報告書より：「これらのマイクロプロセッサの交換と償却を補うために、税引前で 4 億 7,500 万ドルの費用が発生する。」
  13. ^ J. Lienig, J. Scheible (2020). 「第3.3章 マスクデータ：レイアウト後処理」.電子回路レイアウト設計の基礎. Springer. pp.  102– 110. doi : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0. S2CID  215840278 .
  14. ^ Horowitzs, Mark A; Jeeradit, Metha; Lau, Frances; Liao, Sabrina; Lim, ByongChan; Mao, James. 「デジタル・アナログ設計」（PDF） . スタンフォード大学電気工学部.
  15. ^ a b J. Lienig, J. Scheible (2020). 「第4.6章 アナログとデジタルの設計フロー」.電子回路レイアウト設計の基礎. Springer. pp.  151– 159. doi : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0. S2CID  215840278 .
  16. ^ Basu, Joydeep (2019-10-09). 「SCL 180 nm CMOS集積回路製造技術における設計からテープアウトまで」. IETE Journal of Education . 60 (2): 51– 64. arXiv : 1908.10674 . doi : 10.1080/09747338.2019.1657787 . S2CID 201657819 . 
  17. ^ 「マルチCADモデルの開発」（PDF） . IC CAD市場動向2015. 2015年7月11日.

さらに読む

  • 集積回路のための電子設計自動化ハンドブック、Lavagno、Martin、Scheffer著、ISBN 0-8493-3096-3現代の IC 設計を可能にする主な要素の 1 つである電子設計自動化の分野を調査します。
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