半導体設計において、スタンダードセル手法は、主にデジタルロジック機能を備えた特定用途向け集積回路(ASIC)を設計する手法です。スタンダードセル手法は設計抽象化の一例であり、低レベルの超大規模集積回路 ( VLSI )レイアウトを抽象的な論理表現 ( NANDゲートなど) にカプセル化します。
セルベース手法（スタンダードセルが属する一般的なクラス）により、ある設計者はデジタル設計の高レベル（論理機能）側面に集中し、別の設計者は実装（物理）側面に集中することが可能になります。半導体製造の進歩に伴い、スタンダードセル手法は、ASICを比較的単純な単機能IC（数千ゲート）から複雑な数百万ゲート規模のシステムオンチップ（SoC）デバイスへと拡張するのに役立ってきました。
標準セルの構築
標準セルは、ブール論理機能 ( AND、OR、XOR、XNOR、インバータなど) またはストレージ機能 (フリップフロップまたはラッチ) を提供するトランジスタと相互接続構造のグループです。[1]最も単純なセルは基本的な NAND、NOR、および XOR ブール関数の直接表現ですが、はるかに複雑なセル (2 ビット全加算器や多重化 D 入力フリップフロップなど) が一般的に使用されます。セルのブール論理機能は論理ビューと呼ばれ、機能の動作は真理値表またはブール代数方程式 (組み合わせ論理の場合)、または状態遷移表(順次論理の場合)の形式で表現されます。
通常、標準セルの初期設計は、トランジスタ レベルで、トランジスタネットリストまたは回路図の形式で開発されます。ネットリストは、トランジスタ、トランジスタ間の接続、および外部環境への端子 (ポート) のノード記述です。回路図は、このネットリスト生成プロセス用のグラフィカル ユーザー インターフェイス(GUI)を提供するさまざまなコンピュータ支援設計(CAD) プログラムまたは電子設計自動化 (EDA)プログラムで生成できます。設計者は、 SPICEなどの追加の CAD プログラムを使用して、入力刺激 (電圧または電流波形) を宣言し、回路の時間領域 (アナログ) 応答を計算することで、ネットリストの電子的動作をシミュレートします。シミュレーションにより、ネットリストが目的の機能を実装しているかどうかを確認し、消費電力や信号伝播遅延などのその他の関連パラメータを予測します。
論理ビューとネットリストビューは抽象（代数的）シミュレーションにのみ有用であり、デバイス製造には有用ではないため、スタンダードセルの物理表現も設計する必要があります。レイアウトビューとも呼ばれるこのビューは、一般的な設計実務における設計抽象度の最も低いレベルです。製造の観点から見ると、スタンダードセルのVLSIレイアウトは、スタンダードセルの実際の「製造設計図」に最も近いため、最も重要なビューです。レイアウトは、トランジスタデバイスの様々な構造に対応するベースレイヤー、トランジスタ構成の端子を接続する相互接続配線レイヤー、およびビアレイヤーで構成されています。 [1]相互接続配線レイヤーには通常番号が付けられ、各レイヤー間の特定の接続を表す固有のビアレイヤーが存在します。設計自動化を目的として、製造に関連しないレイヤーもレイアウト内に存在する場合がありますが、配置配線（PNR）CADプログラムで明示的に使用される多くのレイヤーは、別個の、しかし類似した抽象ビューに含まれることがよくあります。抽象ビューには、レイアウトよりもはるかに少ない情報が含まれることが多く、Library Exchange Format (LEF) ファイルまたは同等のファイルとして認識される場合があります。
レイアウトが作成された後、追加のCADツールが多くの一般的な検証を実行するために使用されることがよくあります。設計ルールチェック（DRC）は、設計がファウンドリやその他のレイアウト要件を満たしているかどうかを検証するために行われます。次に、寄生抽出（PEX）が実行され、レイアウトから寄生特性を含むPEXネットリストが生成されます。次に、このネットリストのノード接続を、レイアウト対回路図（LVS）手順を用いて回路図ネットリストのノード接続と比較し、接続モデルが同等であることを検証します。[2]
PEXネットリストは寄生特性を含んでいるため、再度シミュレーションを行うことで、より正確なタイミング、電力、ノイズモデルを得ることができます。これらのモデルは、Synopsys Liberty形式でキャラクタライズ（格納）されることが多いですが、他のVerilog形式も使用できます。
最後に、強力な配置配線 (PNR)ツールを使用して、すべてをまとめて、高レベルの設計ネットリストとフロアプランから自動的に 超大規模集積回路 (VLSI) レイアウトを合成(生成)することができます。
さらに、セルビューやモデルの他の側面を検証するために、他のCADツールも使用できます。また、様々な目的でスタンダードセルを利用する様々なツールをサポートするために、他のファイルも作成できます。これらのファイルは、スタンダードセルのあらゆるバリエーションの使用をサポートするために作成され、総称してスタンダードセルライブラリと呼ばれます。
典型的なブール関数には、機能的に等価なトランジスタネットリストが多数存在します。同様に、典型的なネットリストには、そのネットリストの性能パラメータに適合するレイアウトが多数存在します。設計者の課題は、標準セルのレイアウトの製造コストを最小限に抑えること（通常は回路のダイ面積を最小化することで実現）と、セルの速度と電力性能の要件を満たすことです。そのため、集積回路のレイアウトは、このプロセスを支援する設計ツールが存在するにもかかわらず、非常に労働集約的な作業となっています。
図書館
スタンダードセルライブラリは、AND、OR、NOT、フリップフロップ、ラッチ、バッファといった低レベルの電子論理関数の集合体です。これらのセルは、固定高さ・可変幅のフルカスタムセルとして実現されています。これらのライブラリの重要な点は、高さが固定されているため、列状に配置でき、自動デジタルレイアウトのプロセスを容易にすることです。セルは通常、最適化されたフルカスタムレイアウトで実装されており、遅延と面積を最小限に抑えます。
一般的な標準セル ライブラリには、次の 2 つの主要コンポーネントが含まれています。
- ライブラリデータベース - レイアウト、回路図、シンボル、アブストラクト、その他の論理ビューやシミュレーションビューなど、複数のビューで構成されています。このデータベースから、Cadence LEF形式やSynopsys Milkyway形式など、様々な形式で様々な情報を取得できます。これらの形式には、自動配置配線ツールに十分なセルレイアウトに関する簡略化された情報が含まれています。
- タイミング概要 - 通常は Liberty 形式で、各セルの機能定義、タイミング、電力、ノイズ情報を提供します。
標準セルライブラリには、以下の追加コンポーネントも含まれる場合がある: [3]
- セルの完全なレイアウト
- 細胞のSPICEモデル
- VerilogモデルまたはVHDL-VITALモデル
- 寄生抽出モデル
- DRCルールデッキ
一例として、OR ゲート、NOT ゲート、AND ゲートから構成できる 単純なXORロジック ゲートが挙げられます。
標準セルの応用
厳密に言えば、2入力NANDまたはNOR関数があれば、任意のブール関数セットを構成できます。しかし、現代のASIC設計では、大規模なセルライブラリ（複数可）を用いてスタンダードセル手法が実践されています。ライブラリには通常、同じ論理関数の実装が複数含まれており、面積と速度が異なります。[3] この多様性は、自動合成・配置配線（SPR）ツールの効率性を高めます。間接的に、設計者は実装上のトレードオフ（面積、速度、消費電力）をより自由に行うことができます。スタンダードセル記述の完全な集合は、一般的にテクノロジーライブラリと呼ばれます。[3]
市販の電子設計自動化（EDA）ツールは、テクノロジーライブラリを用いてデジタルASICの合成、配置、配線を自動化します。テクノロジーライブラリはファウンドリ事業者によって開発・配布されます。このライブラリ（および設計ネットリスト形式）は、SPRプロセスの異なるフェーズ間で設計情報を交換するための基盤となります。
合成
ロジック合成ツールは、テクノロジライブラリのセル論理ビューを使用して、ASICのレジスタ転送レベル（RTL）記述をテクノロジ依存のネットリストに数学的に変換するプロセスを実行します。このプロセスは、ソフトウェアコンパイラが高水準C言語プログラムリストをプロセッサ依存のアセンブリ言語リストに変換するプロセスに似ています。
ネットリストは、ASIC設計の論理ビューレベルでのスタンダードセル表現です。スタンダードセルライブラリゲートのインスタンスと、ゲート間のポート接続で構成されます。適切な合成技術により、合成されたネットリストと元のRTL記述との間の数学的な等価性が保証されます。ネットリストには、マッピングされていないRTLステートメントや宣言は含まれません。
高レベル合成ツールは、C レベル モデル ( SystemC、ANSI C/C++) の記述をテクノロジに依存するネットリストに変換するプロセスを実行します。
配置
配置ツールはASICの物理的な実装を開始します。ASIC設計者から提供された2次元フロアプランに基づき、配置ツールはネットリスト内の各ゲートの位置を割り当てます。配置されたゲートのネットリストには、ネットリスト内の各スタンダードセルの物理的な位置が含まれますが、ゲートの端子同士の配線方法に関する抽象的な記述は保持されます。
通常、スタンダードセルは少なくとも1つの次元において一定のサイズを持ち、集積回路上に列状に並べることができます。チップは膨大な数の列で構成され（各列の隣りに電源とグランドが配線されます）、各列には実際の設計を構成する様々なセルが配置されます。配置器は特定のルールに従います。各ゲートには、ダイマップ上で固有の（排他的な）位置が割り当てられます。特定のゲートは一度だけ配置され、他のゲートの位置を占有したり、重なったりすることはできません。
ルーティング
配置済みゲートのネットリストとライブラリのレイアウトビューを使用して、ルータは信号接続線と電源線の両方を追加します。配線済みの物理ネットリストには、合成から得られたゲートのリスト、配置から得られた各ゲートの配置、そして配線から得られた配線が含まれます。
コンゴ民主共和国/LVS
設計ルールチェック（DRC）とレイアウト対回路図（LVS）は検証プロセスです。[2]現代のディープサブマイクロメートル（0.13μm以下）における信頼性の高いデバイス製造には、トランジスタ間隔、金属層の厚さ、および電力密度に関するルールを厳格に遵守することが求められます。DRCは、物理的なネットリストをファウンドリ事業者が提供する「ファウンドリ設計ルール」と徹底的に比較し、違反が見つかった場合はフラグを立てます。
LVSプロセスは、レイアウトが関連する回路図と同じ構造であることを確認します。これは通常、レイアウトプロセスの最終ステップです。[2] LVSツールは、回路図ダイアグラムとレイアウトから抽出されたビューを入力として受け取ります。次に、それぞれからネットリストを生成し、それらを比較します。ノード、ポート、デバイスのサイズがすべて比較されます。それらが同じであれば、LVSは合格となり、設計者は作業を続行できます。LVSでは、トランジスタフィンガーを超幅のトランジスタと同じものと見なす傾向があります。したがって、4つのトランジスタ（それぞれ幅1μm）を並列に接続したもの、4フィンガーの1μmトランジスタ、または4μmトランジスタは、LVSツールでは同じものとして表示されます。.libファイルの機能は、SPICEモデルから取得され、属性として.libファイルに追加されます。
半導体設計において、スタンダードセルは設計ルールチェック（DRC）およびレイアウト対回路図（LVS）に準拠していることが保証されています。この準拠により設計プロセスの効率が大幅に向上し、設計者のターンアラウンドタイム（TAT）の短縮につながります。これらのセルが重要な検証基準を満たしていることを保証することで、設計者はこれらのコンポーネントを大規模なチップ設計に統合するプロセスを合理化し、よりスムーズで迅速な開発サイクルを実現できます。
その他の細胞ベースの方法論
「スタンダードセル」は、セルベース設計と呼ばれる、より一般的な設計自動化フローのクラスに属します。 ストラクチャードASIC、FPGA、CPLDは、セルベース設計のバリエーションです。設計者の視点から見ると、これらはすべて同じ入力フロントエンド、つまり設計のRTL記述を共有しています。しかし、これら3つの手法は、SPRフロー（合成、配置配線）の詳細と物理的な実装において大きく異なります。
複雑さの尺度
CMOSなどのデジタル標準セル設計の場合、複雑さの尺度としてテクノロジに依存しない共通の指標はゲート当量 (GE)です。
参照
参考文献
- ^ ab A. Kahng他：「VLSI物理設計：グラフ分割からタイミングクロージャまで」、Springer（2022年）、doi：10.1007/978-3-030-96415-3、ISBN 978-3-030-96414-6、pp.11-13。
- ^ abc A. Kahng他：「VLSI物理設計：グラフ分割からタイミングクロージャまで」、Springer（2022年）、doi：10.1007/978-3-030-96415-3、ISBN 978-3-030-96414-6、9ページ。
- ^ abc D. Jansen他「電子設計自動化ハンドブック」、Springer (2003)、doi :10.1007/978-0-387-73543-6、ISBN 978-14-020-7502-5、398-420ページ。
外部リンク
- VLSIテクノロジー - このサイトには、グラハム・ペトリーが執筆中の書籍「標準セルライブラリ設計の芸術」のサポート資料が含まれています。
- オクラホマ州立大学 - このサイトには、パブリックドメインおよびメンターグラフィックス/シノプシス/ケイデンスデザインシステムツールを活用した完全なシステムオンチップ標準セルライブラリのサポート資料が含まれています。
CBICの標準セル領域は、レンガで積み上げた壁のように、標準セルの列で構成されている。
- バージニア工科大学—これはバージニア工科大学の通信用VLSI（VTVT）によって開発された標準セルライブラリです。
