時間依存ゲート酸化膜破壊
時間依存ゲート酸化膜破壊（または時間依存誘電破壊、TDDB ）は、トランジスタの劣化の一種であり、 MOSFETの故障メカニズムの一つです。これは、比較的低い電界を長時間印加することでゲート酸化膜が破壊される現象です（強い電界によって引き起こされる即時破壊とは対照的です）。この破壊は、 MOSFETが規定の動作電圧付近、またはそれを超えて動作している際に、 電子トンネル電流によってゲート酸化膜から基板への導電経路が形成されることで発生します。
モデル
誘電体内の欠陥生成は確率過程です。破壊には、固有と外因の 2 つのモードがあります。固有破壊は、電気的ストレスによって引き起こされる欠陥生成によって発生します。外因破壊は、製造プロセスによって引き起こされる欠陥によって引き起こされます。集積回路の場合、破壊までの時間は誘電体 (ゲート酸化物) の厚さと材料の種類によって決まり、材料の種類は製造プロセス ノードに依存します。ゲート酸化物の厚さが 4nm を超える旧世代製品は SiO2 をベースとしており、ゲート酸化物の厚さが 4nm 未満の高度なプロセス ノードはhigh-k誘電体材料をベースとしています。さまざまな破壊モデルがあり、ゲート酸化物の厚さによってモデルの妥当性が決定されます。E モデル、1/E モデル、およびべき乗法則指数モデルは、破壊の挙動を表す一般的なモデルです。
集積回路（IC）部品の故障タイプは、典型的なバスタブ曲線に従います。初期故障率（初期故障率）は、通常、製造上の欠陥が原因で故障率が低下するものです。低い一定の故障率は、本質的にランダムです。摩耗故障は、半導体の経年劣化メカニズムによって故障が増加するものです。TDDBは、固有の摩耗故障メカニズムの一つです。IC部品の性能は、任意の動作条件において、TDDBを含む半導体摩耗メカニズムについて評価できます。上記の故障モデルは、時間依存絶縁破壊（TDDB）による部品の故障時間を予測するために使用できます。
試験方法
TDDB挙動の調査に最も一般的に用いられる試験は「定常ストレス」である。[ 1 ]定常ストレス試験は、定電圧ストレス（CVS）または定電流ストレスの形で適用できる。前者では、ゲートに電圧（通常は酸化膜の破壊電圧よりも低い）を印加し、そのリーク電流を監視する。この一定電圧を印加した状態で酸化膜が破壊するまでの時間を故障時間（TTL）と呼ぶ。この試験を複数回繰り返すことで、故障時間の分布が得られる。[ 1 ]これらの分布は、信頼性プロットを作成し、他の電圧における酸化膜のTDDB挙動を予測するために使用される。
参照
参考文献
- ^ a b Elhami Khorasani, Arash; Griswold, Mark; Alford, TL (2014). 「超厚膜金属間誘電体のTDDB評価のための高速$I{-}V$スクリーニング測定」. IEEE Electron Device Letters . 35 (1): 117– 119. doi : 10.1109/LED.2013.2290538 . ISSN 0741-3106 .
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