Universal Chiplet Interconnect Express（UCIe）は、チップレット間のダイ間相互接続およびシリアルバスのためのオープン仕様です。AMD 、Arm、ASE Group、Google Cloud、Intel、Meta、Microsoft、Qualcomm、Samsung、TSMCによって共同開発されています。[1]
2022年8月にはアリババグループとNvidiaが取締役に加わった。[2]
概要
共通のチップレット相互接続仕様により、最大レチクルサイズを超える大型システムオンチップ（SoC）パッケージの構築が可能になります。これにより、異なるシリコンベンダーのコンポーネントを同一パッケージ内に混在させることが可能になり、ダイの小型化によって製造歩留まりが向上します。各チップレットは、特定のデバイスタイプ、コンピューティング性能、消費電力要件に適した異なるシリコン製造プロセスを使用できます。 [3] [4]
仕様
1.0
UCIe 1.0仕様は2022年3月2日にリリースされました。[5]この仕様では、物理層、プロトコルスタック、ソフトウェアモデル、およびコンプライアンステストの手順が定義されています。物理層は16～64レーンで最大32GT /sをサポートし、 PCIe 6.0と同様に、データ用に256バイトのフロー制御ユニット（FLIT）を使用します。プロトコル層は、CXL.io（PCIe）、CXL.mem、CXL.cacheプロトコルを備えたCompute Express Linkに基づいています。
様々なオンダイ相互接続技術が定義されており、例えば「標準」2Dパッケージ用の有機基板、あるいは「高度」 2.5D/3Dパッケージ用の埋め込みシリコンブリッジ（EMIB）、シリコンインターポーザー、ファンアウト埋め込みブリッジなどが挙げられる。[3]物理仕様はIntelのAdvanced Interface Bus（AIB）に基づいている。[4] [6] [7]
信号パスが短くなるため、一般的なPCIe SerDesと比較して、リンクのI/O性能と消費電力（ビットあたり約0.5 pJ）が20倍向上し、一般的なバンプピッチ45 μmでは1 mm 2あたり最大1.35 TB/sの帯域幅密度が得られ、バンプピッチ25 μmでは3.24倍の高密度化が実現します。[3]
将来のバージョンでは、追加のプロトコル、より広いデータリンク、より高密度の接続が含まれる可能性があります。[3]
1.1
UCIe 1.1仕様は2023年8月8日にリリースされました。[8]
ハイライト:
- アーキテクチャ仕様の強化によりコンプライアンステストが可能
- ストリーミング プロトコルの完全なリンク層機能を備えた同時マルチプロトコルをサポート
- 自動車および高信頼性アプリケーション向けのランタイムヘルスモニタリングと修復機能を搭載
- 新しいバンプマップによりパッケージングコストが低減
2.0
UCIe 2.0仕様は2024年8月6日にリリースされました。[9]
ハイライト:
- 複数のチップレットを備えたあらゆるシステムインパッケージ (SiP) 構造の管理、デバッグ、テストを総合的にサポートします。
- 3D パッケージングをサポートし、帯域幅密度と電力効率を大幅に向上します。
- チップレット スタックの一部として定義された管理性を備えた、改善されたシステム レベルのソリューション。
- 相互運用性とコンプライアンス テスト向けに最適化されたパッケージ デザイン。
- UCIe 1.x との完全な下位互換性
3.0
UCIe 3.0仕様は2025年8月5日にリリースされました。[10]
ハイライト:
- 48 GT/s および 64 GT/s のデータ レートをサポートします。
- ランタイム再調整の強化
- 最大100mmに達する拡張サイドバンドチャネル
- 連続伝送プロトコルのサポート
- ファームウェアダウンロードの早期標準化
- 優先サイドバンドパケットは、決定論的かつ低遅延のシグナリングを可能にする
- 高速スロットルと緊急停止機構
- 以前のすべてのUCIe仕様と完全に下位互換性があります
参照
参考文献
- ^ 「UCIeについて」uciexpress.org . 2022年3月31日閲覧。
- ^ 「UCIe、FMS 2022で法人設立と新役員を発表」uciexpress.org . 2022年12月14日閲覧。
- ^ abcd 「Universal Chiplet Interconnect Express (UCIe): オープン チップレット エコシステムの構築」(PDF)。uciexpress.org 。2023 年9 月 3 日に取得。
- ^ ab 「Universal Chiplet Interconnect Express (UCIe) 発表：チップレットエコシステムの標準設定」。2022年3月3日時点のオリジナルよりアーカイブ。
- ^ 「半導体、パッケージング、IPサプライヤー、ファウンドリ、クラウドサービスプロバイダーのリーダーがチップレットエコシステムの標準化に協力」（PDF） . uciexpress.org . 2023年9月3日閲覧。
- ^ 「IntelがCHIPS Allianceに加盟、先進インターフェースバスを提供」。2020年1月24日時点のオリジナルよりアーカイブ。
- ^ “AIB仕様”. GitHub . 2022年4月20日.
- ^ 「UCIe（Universal Chiplet Interconnect Express）コンソーシアムが1.1仕様をリリース」（PDF） . uciexpress.org . 2023年9月13日閲覧。
- ^ 「UCIeコンソーシアムが2.0仕様をリリース」（PDF） . uciexpress.org . 2024年8月6日閲覧。
- ^ 「UCIeコンソーシアム、64 GT/sのパフォーマンスと強化された管理性を備えた3.0仕様を発表」（PDF） . uciexpress.org . 2025年8月5日閲覧。
外部リンク
- 公式サイト
