SPARC
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| デザイナー | サン・マイクロシステムズ（オラクル社に買収）[ 1 ] [ 2 ] |
|---|---|
| ビット | 64ビット（32→64） |
| 紹介された | 1986年（生産）1987年（出荷） （1986年） （1987年） |
| バージョン | V9 (1993) / OSA2017 |
| デザイン | RISC |
| タイプ | ロード・ストア |
| エンコーディング | 修理済み |
| 分岐 | 条件コード |
| エンディアン | ビ（ビッグ→ビ） |
| ページサイズ | 8KB（4KB→8KB） |
| 拡張機能 | VIS 1.0、2.0、3.0、4.0 |
| 開ける | はい、ロイヤリティフリーです |
| レジスター | |
| 汎用 | 31 (G0 = 0; 非グローバルレジスタはレジスタウィンドウを使用する) |
| 浮動小数点 | 32 (32 単精度、32 倍精度、または 16 4 倍精度として使用可能) |
SPARC（スケーラブル・プロセッサ・アーキテクチャ）は、サン・マイクロシステムズによって開発された縮小命令セット・コンピュータ（RISC）命令セット・アーキテクチャです。その設計は、1980年代初頭に開発された実験的なバークレーRISCシステムの影響を強く受けています。1986年に開発され、1987年にリリースされたSPARCは、初期の商用RISCシステムの中で最も成功したものの1つであり、その成功をきっかけに、1980年代から1990年代にかけて多くのベンダーが同様のRISC設計を導入しました。Oracle Corporationはサンを買収した後、 2017年にSPARCの開発を終了しました。
説明
1980年代半ばまでに、コンピュータ業界ではRISCが従来のCISCアーキテクチャよりもはるかに優れた価格性能比を持つというコンセンサスが形成されました。ワークステーションベンダーのサン・マイクロシステムズは、モトローラ68000シリーズプロセッサからRISCへの移行を可能な限り迅速に行うことを決定しました。[ 3 ]
オリジナルの32 ビットアーキテクチャ (SPARC V7) の最初の実装は、Sun のSun-4コンピュータワークステーションおよびサーバシステムに使用され、Motorola 68000 シリーズに基づく初期のSun-3システムに取って代わりました。SPARC V8 では、1992 年にリリースされたSuperSPARCシリーズのプロセッサの一部である多くの改良が加えられました。1993年にリリースされた SPARC V9 では64 ビットアーキテクチャが導入され、1995 年に Sun のUltraSPARCプロセッサで初めてリリースされました。その後、SPARC プロセッサは、 Sun、 Solbourne、富士通などが製造した対称型マルチプロセッシング(SMP) および非均一メモリ アクセス( CC-NUMA ) サーバで使用されるようになりました。
1989年に設計はSPARC International業界団体に引き継がれ、それ以来そのアーキテクチャはその会員企業によって開発されてきました。SPARC Internationalは、SPARCアーキテクチャのライセンス供与とプロモーション、SPARC商標（SPARCも所有）の管理、適合性テストの提供も行っています。SPARC Internationalは、SPARCアーキテクチャを成長させてより大規模なエコシステムを構築することを目的としており、SPARCはAtmel、Bipolar Integrated Technology、Cypress Semiconductor、富士通、松下電器、 Texas Instrumentsなど複数のメーカーにライセンス供与されています。SPARC Internationalのおかげで、SPARCは完全にオープンで、非独占的かつロイヤリティフリーとなっています。
2024 年現在、最新の商用ハイエンド SPARC プロセッサは、富士通のSPARC64 XII (SPARC M12 サーバー用に 2017 年 9 月に導入) と、Oracleのハイエンド サーバー用に 2017 年 9 月に導入された SPARC M8です。
2016年11月にオラクル研究所で始まった一連のレイオフの後、2017年9月1日、オラクルはM8の完成後にSPARCの設計を終了した。テキサス州オースティンのプロセッサコア開発グループの大部分が解雇され、カリフォルニア州サンタクララとマサチューセッツ州バーリントンのチームも解雇された。[ 4 ] [ 5 ]
富士通もSPARCの生産を中止する（すでに自社のARMベースCPUの生産に移行している）。富士通の旧型SPARC M12サーバの「強化」バージョンを2020～22年（当初は2021年の予定）に1回生産した後、UNIXサーバは2029年に販売終了、メインフレームは1年後に販売終了、2034年には「顧客の近代化を促進するため」にサポートを終了する。[ 6 ]
特徴
SPARCアーキテクチャは、カリフォルニア大学バークレー校のBerkeley RISC IおよびII 、そしてIBM 801といった初期のRISC設計から大きな影響を受けています。これらの初期のRISC設計はミニマリズムを旨とし、機能やオペコードを可能な限り少なくし、1クロックサイクルあたりほぼ1命令の実行速度を目指していました。そのため、乗算や除算などの命令がないなど、多くの点でMIPSアーキテクチャに類似していました。SPARCのこの初期のRISCの動きの影響を受けたもう一つの機能は、分岐遅延スロットです。
SPARCプロセッサには通常、最大160個の汎用レジスタが搭載されています。「Oracle SPARC Architecture 2015」仕様によると、「実装には72～640個の汎用64ビットレジスタが搭載される可能性がある」とのことです。[ 7 ]いずれの時点でも、ソフトウェアから直接参照できるのはそのうち32個のみです。そのうち8個はグローバルレジスタのセット（そのうちの1つg0はゼロにハードワイヤードされているため、レジスタとして使用できるのは7個のみ）で、残りの24個はレジスタスタックから取得されます。これらの24個のレジスタは、レジスタウィンドウと呼ばれるものを形成し、関数の呼び出し/戻り時に、このウィンドウはレジスタスタック内を上下に移動します。各ウィンドウには8個のローカルレジスタがあり、隣接するウィンドウとそれぞれ8個のレジスタを共有します。共有レジスタは関数パラメータの受け渡しと値の戻りに使用され、ローカルレジスタは関数呼び出し間でローカル値を保持するために使用されます。
SPARC の「スケーラブル」という表現は、SPARC 仕様では、組み込みプロセッサから大規模なサーバー プロセッサまで、同じコア (非特権) 命令セットを共有する実装が可能であるという事実に由来しています。拡張可能なアーキテクチャ パラメータの 1 つは、実装されるレジスタ ウィンドウの数です。仕様では 3 から 32 までのウィンドウの実装が許可されているため、実装では、コール スタックの効率を最大限に高めるために 32 すべてを実装するか、設計のコストと複雑さを軽減するために 3 つのウィンドウのみを実装するか、またはその間の数を実装するかを選択できます。同様のレジスタ ファイル機能を備えた他のアーキテクチャには、 Intel i960、IA-64、AMD 29000などがあります。
このアーキテクチャは何度か改訂され、バージョン8ではハードウェアによる乗算・除算機能が追加されました。[ 8 ] [ 9 ] 1994年に公開されたバージョン9のSPARC仕様では、64ビット（アドレス指定とデータ）が追加されました。[ 10 ]
SPARCバージョン8では、浮動小数点レジスタファイルに16個の倍精度レジスタがあります。これらのレジスタはそれぞれ2個の単精度レジスタとして使用でき、合計32個の単精度レジスタとなります。奇数と偶数の倍精度レジスタのペアは4倍精度レジスタとして使用できるため、8個の4倍精度レジスタが使用可能です。SPARCバージョン9では、さらに16個の倍精度レジスタが追加されました（これらは8個の4倍精度レジスタとしてもアクセス可能）。ただし、これらの追加レジスタは単精度レジスタとしてアクセスすることはできません。2024年現在、ハードウェアで4倍精度演算を実装しているSPARC CPUはありません。[ 11 ]
タグ付き加算および減算命令は、値の加算および減算を実行する際に、両方のオペランドの下位2ビットが0であることを確認し、0でない場合はオーバーフローを報告します。これは、ML、Lisp、およびタグ付き整数形式を使用する可能性のある類似言語 のランタイム実装に役立ちます。
32ビットSPARC V8アーキテクチャのエンディアンは純粋なビッグエンディアンです。64ビットSPARC V9アーキテクチャはビッグエンディアン命令を使用しますが、データへのアクセスはビッグエンディアンまたはリトルエンディアンのどちらのバイトオーダーでも可能で、アプリケーション命令（ロード・ストア）レベルまたはメモリページレベル（MMU設定経由）で選択できます。後者は、PCIバス上のデバイスなど、本質的にリトルエンディアンであるデバイスからのデータアクセスによく使用されます。
歴史
v7 → v8 → v9 (64ビット) → JPS1 → JPS2 (マルチコア) → UA2005 ( sun4v ) → UA2007 → OSA2011 → OSA2015 → OSA2017
このアーキテクチャには3回の主要な改訂がありました。最初に公開されたバージョンは、1986年に発表された32ビットSPARCバージョン7（V7）でした。SPARCアーキテクチャ定義を拡張したSPARCバージョン8（V8）は、1990年にリリースされました。V7とV8の主な違いは、整数乗算命令と除算命令の追加と、80ビットの「拡張精度」浮動小数点演算から128ビットの「4倍精度」演算へのアップグレードです。SPARC V8は、 32ビットマイクロプロセッサアーキテクチャの IEEE標準であるIEEE標準1754-1994の基礎となりました。
64ビットSPARCアーキテクチャであるSPARCバージョン9（V9）は、1993年にSPARC Internationalによってリリースされました。これは、Amdahl Corporation、Fujitsu、ICL、LSI Logic、Matsushita、Philips、Ross Technology、Sun Microsystems、Texas Instrumentsで構成されるSPARCアーキテクチャ委員会によって開発されました。新しい仕様は常に、SPARC V9レベル1仕様の完全版に準拠しています。
2002年、富士通とサン・マイクロシステムズ社はSPARC Joint Programming Specification 1（JPS1）をリリースしました。この仕様は、両社のCPUに同一に実装されたプロセッサ機能（「共通性」）を規定しています。JPS1に準拠した最初のCPUは、サン・マイクロシステムズ社のUltraSPARC IIIと富士通社のSPARC64 Vでした。JPS1でカバーされていない機能は、各プロセッサの「実装補足資料」に記載されています。
2003年末、マルチコアCPUをサポートするために、ジョイント・プログラミング仕様2（JPS2）がリリースされました。JPS2に準拠した最初のCPUは、SunのUltraSPARC IVと富士通のSPARC64 VIでした。
2006年初頭、Sunは拡張アーキテクチャ仕様であるUltraSPARC Architecture 2005（UA2005）をリリースしました。これには、SPARC V9の非特権部分と特権部分の大部分だけでなく、UltraSPARC III、IV、IV+の各プロセッサ世代を通じて開発されたすべてのアーキテクチャ拡張、そしてUltraSPARC T1実装以降のチップ・マルチスレッディング・テクノロジ（CMT）拡張が含まれています。
- VIS 1およびVIS 2命令セット拡張と関連するGSRレジスタ
- GLレジスタによって制御される複数レベルのグローバルレジスタ
- Sunの64ビットMMUアーキテクチャ
- 特権命令 ALLCLEAN、OTHERW、NORMALW、INVALW
- VERレジスタへのアクセスは超特権になりました
- SIR命令は超特権命令になった
2007 年に、Sun はUltraSPARC T2実装が準拠した更新仕様UltraSPARC Architecture 2007 (UA2007)をリリースしました。
2007年12月、SunはOpenSPARCプロジェクトを通じてUltraSPARC T2プロセッサのRTLも公開した。[ 12 ]これはGNU General Public License v2の下でもリリースされた。[ 13 ] OpenSPARC T2は8コア、16パイプライン、64スレッドである。
2012年8月、オラクル社は新しい仕様であるOracle SPARC Architecture 2011（OSA2011）を公開しました。この仕様では、リファレンスの全体的な更新に加えて、2007年の仕様にVIS 3命令セット拡張とハイパー特権モードが追加されています。[ 14 ]
2015年10月、オラクルは新しいOracle SPARC Architecture 2015（OSA2015）仕様に基づく最初のプロセッサであるSPARC M7をリリースしました。 [ 7 ] [ 15 ] このリビジョンには、VIS 4命令セット拡張とハードウェア支援暗号化およびシリコンセキュアメモリ（SSM）が含まれています。[ 16 ]
2017 年 9 月、Oracle は新しいOracle SPARC Architecture 2017 (OSA2017) 仕様に基づく最初のプロセッサである SPARC M8 をリリースしました。
SPARC アーキテクチャは、1987 年の最初の SPARC V7 実装から Sun UltraSPARC アーキテクチャ実装まで、継続的なアプリケーション バイナリ互換性を提供してきました。
SPARCの様々な実装の中でも、SunのSuperSPARCとUltraSPARC-Iは非常に人気があり、SPEC CPU95およびCPU2000ベンチマークのリファレンスシステムとして使用されました。296MHzのUltraSPARC-IIは、SPEC CPU2006ベンチマークのリファレンスシステムです。
建築
SPARC はロード ストア アーキテクチャ(レジスタ レジスタ アーキテクチャとも呼ばれる) です。メモリにアクセスするためのロード/ストア命令を除き、すべての命令は RISC 設計原則に従ってレジスタ上で動作します。
SPARCプロセッサには、整数のロード、ストア、算術演算を実行する整数ユニット（IU）が搭載されています。[ 17 ]：9 [ 10 ]：15–16 浮動小数点演算を実行する浮動小数点ユニット（FPU）が搭載されている場合もあり[ 17 ]：9 [ 10 ]：15–16 、SPARC V8の場合は、コプロセッサ固有の演算を実行するコプロセッサ（CP）が搭載されている場合もあります。アーキテクチャでは、ロードおよびストア演算以外のコプロセッサが実行する機能は指定されていません。[ 17 ]：9
レジスター
SPARCアーキテクチャは、オーバーラップレジスタウィンドウ方式を採用しています。常に32個の汎用レジスタが参照可能です。ハードウェア内のカレントウィンドウポインタ（CWP ）変数は、現在のレジスタセットを指します。レジスタファイルの合計サイズはアーキテクチャに含まれていないため、技術の進歩に伴ってレジスタを追加することが可能であり、SPARC V7およびV8では、 CWPが5ビットでPSRレジスタの一部であるため、最大32個のウィンドウまで拡張可能です。
SPARC V7およびV8では、CWPは通常、SAVE命令（プロシージャ呼び出し中にSAVE命令によって新しいスタックフレームが開かれ、レジスタウィンドウが切り替えられる）によって減分され、RESTORE命令（プロシージャから戻る前に呼び出しに戻る）によって増分されます。トラップイベント（割り込み、例外、またはTRAP命令）およびRETT命令（トラップからの復帰）もCWPを変更します。SPARC V9では、CWPレジスタはRESTORE命令中に減分され、SAVE命令中に増分されます。これは、SPARC V8におけるPSR.CWPの動作とは逆です。この変更は非特権命令には影響しません。
| グループを登録 | ニモニック | 登録住所 | 可用性 |
|---|---|---|---|
| グローバル | G0...G7 | R[ 0]...R[ 7] | 常に同じもの、G0は常にゼロ |
| 外 | O0...O7 | R[ 8]...R[15] | 呼び出されたサブルーチンに渡され、そのサブルーチンから返される。 |
| 地元 | L0...L7 | R[16]...R[23] | 現在のサブルーチンに完全にローカル |
| で | I0...I7 | R[24]...R[31] | 発信者から渡され、発信者に返される。これは「アウト」である。 |
SPARC レジスタは上の図に示されています。
また、ウィンドウのないYレジスタもあり、乗算ステップ、整数乗算、整数除算命令で使用されます。[ 17 ]：32
FPUを搭載したSPARC V8プロセッサには、32ビットの浮動小数点レジスタが32個搭載されており、各レジスタは単精度IEEE 754浮動小数点数を1つ保持できます。偶数と奇数の浮動小数点レジスタのペアは倍精度IEEE 754浮動小数点数を1つ保持でき、4つの浮動小数点レジスタの4倍精度グループは4倍精度IEEE 754浮動小数点数を1つ保持できます。[ 17 ] : 10
FPUを搭載したSPARC V9プロセッサには次のものが含まれています。[ 10 ]：36–40
- 32 個の 32 ビット浮動小数点レジスタ。各レジスタは 1 つの単精度 IEEE 754 浮動小数点数を保持できます。
- 32 個の 64 ビット浮動小数点レジスタ。各レジスタは 1 つの倍精度 IEEE 754 浮動小数点数を保持できます。
- 16 個の 128 ビット浮動小数点レジスタ。各レジスタは 1 つの 4 倍精度 IEEE 754 浮動小数点数を保持できます。
レジスタは 64 個の 32 ビット レジスタのセットとして構成され、最初の 32 個は 32 ビット浮動小数点レジスタとして使用され、64 個のレジスタすべての偶数と奇数のペアは 64 ビット浮動小数点レジスタとして使用され、4 つの浮動小数点レジスタの 4 列グループは 128 ビット浮動小数点レジスタとして使用されます。
浮動小数点レジスタはウィンドウ化されておらず、すべてグローバルレジスタである。[ 10 ]：36–40
指示フォーマット
すべてのSPARC命令は32ビットワードを占有し、ワード境界から始まります。最初の2ビットによって区別される4つのフォーマットが用いられます。すべての算術および論理演算命令は、2つのソースオペランドと1つのデスティネーションオペランドを持ちます。[ 18 ] RDは「デスティネーションレジスタ」であり、演算の出力が格納されます。ほとんどのSPARC命令は少なくともこのレジスタを持つため、命令フォーマットの「先頭」付近に配置されます。RS1とRS2は「ソースレジスタ」であり、存在する場合も存在しない場合もあり、定数に置き換えられる場合もあります。
| タイプ | 少し | |||||||||||||||||||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 31 | 30 | 29 | 28 | 27 | 26 | 25 | 24 | 23 | 22 | 21 | 20 | 19 | 18 | 17 | 16 | 15 | 14 | 13 | 12 | 11 | 10 | 9 | 8 | 7 | 6 | 5 | 4 | 3 | 2 | 1 | 0 | |
| SETHI形式 | 00 | RD | 100 | 即値定数 22ビット | ||||||||||||||||||||||||||||
| I ブランチ形式 | 00 | あ | icc | 010 | 変位定数22ビット | |||||||||||||||||||||||||||
| F ブランチ形式 | 00 | あ | FCCC | 110 | 変位定数22ビット | |||||||||||||||||||||||||||
| C ブランチ形式 | 00 | あ | ccc | 111 | 変位定数22ビット | |||||||||||||||||||||||||||
| コールディスプ | 01 | PC相対変位 | ||||||||||||||||||||||||||||||
| 算術レジスタ | 10 | RD | オペコード | RS1 | 0 | 0 | RS2 | |||||||||||||||||||||||||
| 算術即値 | 10 | RD | オペコード | RS1 | 1 | 即値定数 13ビット | ||||||||||||||||||||||||||
| FPU操作 | 10 | FD | 110100/110101 | FS1 | opf | FS2 | ||||||||||||||||||||||||||
| CP操作 | 10 | RD | 110110/110111 | RS1 | OPCC | RS2 | ||||||||||||||||||||||||||
| JMPLレジスタ | 10 | RD | 111000 | RS1 | 0 | 0 | RS2 | |||||||||||||||||||||||||
| JMPL即時 | 10 | RD | 111000 | RS1 | 1 | 即値定数 13ビット | ||||||||||||||||||||||||||
| LD/STレジスタ | 11 | RD | オペコード | RS1 | 0 | 0 | RS2 | |||||||||||||||||||||||||
| LD/ST即時 | 11 | RD | オペコード | RS1 | 1 | 即値定数 13ビット | ||||||||||||||||||||||||||
説明書
ロードとストア
ロード命令とストア命令は3オペランド形式であり、アドレスの値を表す2つのオペランドと、読み出しまたは書き込み先のレジスタを表す1つのオペランドを持ちます。アドレスは、2つのアドレスオペランドを加算して生成されます。2番目のアドレスオペランドは定数またはレジスタです。ロード命令はアドレスの値を取り出し、3番目のオペランドで指定されたレジスタに格納します。一方、ストア命令は1番目のオペランドで指定されたレジスタの値を取り出し、アドレスに格納します。これをより明確にするために、アセンブラ言語では、アドレスオペランドをカンマ区切りのリストではなく、角括弧とプラス記号で区切って示します。例：[ 18 ]
ld [%L1+%L2],%L3 !アドレス%L1+%L2の32ビット値をロードし、その値を%L3に格納します。 ld [%L1+8],%L2 !%L1+8の値を%L2にロードします ld [%L1],%L2 !上記と同じですが、オフセットはありません。これは +%G0 と同じです。 st %L1,[%I2] !%L1の値を%I2に格納されている場所に格納します st %G0,[%I1+8] !%I1+8のメモリをクリアする
16ビットまたは8ビットの整数データや文字列内の8ビットバイトなど、32ビット以外のデータが広く使用されているため、16ビットのハーフワードおよび8ビットのバイトをロードおよびストアする命令、そして32ビットのワードをロードする命令があります。ロード時には、これらの命令は指定された位置のバイトまたはハーフワードのみを読み取り、その後、ターゲットレジスタの残りの部分をゼロで埋める（符号なしロード）か、バイトまたはハーフワードの最上位ビットの値で埋める（符号付きロード）かのいずれかを行います。ストア時には、これらの命令はレジスタの上位ビットを破棄し、下位ビットのみをストアします。また、浮動小数点演算に使用される倍精度値をロードする命令もあり、指定されたレジスタと「次の」レジスタから8バイトを読み書きします。したがって、ロード先がL1の場合、L1とL2がセットされます。 32ビットSPARCの汎用レジスタに対するロードおよびストア命令の完全なリストはLD、、ST（LDUB符号なしバイト）、LDSB（符号付きバイト）、LDUH（符号なしハーフワード）、LDSH（符号付きハーフワード）、LDD（ロードダブル）、STB（ストアバイト）、STH（ストアハーフワード）、STD（ストアダブル）である。[ 18 ]
SPARC V9では、レジスタは64ビットであり、LD命令（名前が変更されましたLDUW）はレジスタの上位32ビットをクリアし、その32ビット値を下位32ビットにロードします。また、ST命令（名前が変更されました）はSTWレジスタの上位32ビットを破棄し、下位32ビットのみを格納します。新しいLDSW命令は、レジスタの上位ビットをワードの最上位ビットの値に設定し、その32ビット値を下位ビットにロードします。新しいLDX命令は、64ビット値をレジスタにロードし、STXレジスタの64ビットすべてを格納します。
LDF、、LDDFおよび命令はLDQF、単精度、倍精度、または 4 倍精度の値をメモリから浮動小数点レジスタにロードします。STF、、STDFおよびSTQF命令は、単精度、倍精度、または 4 倍精度の浮動小数点レジスタをメモリに格納します。
メモリバリア命令MEMBARは、相互に関連する2つの目的を果たします。1つはメモリ参照間の順序制約を明確にし、もう1つはメモリ参照の完了を明示的に制御することです。例えば、MEMBAR命令に先行するストア命令の効果は、MEMBAR命令に続くロード命令を実行する前に、すべてのプロセッサから参照可能でなければなりません。[ 19 ]
ALU演算
算術命令と論理命令も3オペランド形式を採用しており、最初の2つがオペランド、最後の1つが結果を格納する場所です。中間のオペランドはレジスタまたは13ビット符号付き整数定数にすることができ、その他のオペランドはレジスタです。レジスタオペランドはいずれもG0を指すことができます。結果をG0に指すと、結果は破棄されます。破棄された結果はテストに使用できます。例としては、以下のものがあります。[ 18 ]
%L1、%L2、%L3 を加算します。%L1 と %L2 の値を加算し、結果を %L3 に格納します。 %L1,1,%L1 を追加 !%L1 を増加 %G0、%G0、%L4 を追加 !%L4 の値をクリア
算術命令のリストはADD、、、、、、およびSUBそれらの否定形である、、、およびであるAND。SPARC設計の奇妙な点の1つは、ほとんどの算術命令がペアになっていることである。片方はステータスレジスタのNZVC条件コードビットを設定し、もう片方は設定しない。デフォルトでは、条件コードを設定しない。これは、コンパイラが遅延スロットを埋める際に命令を移動できるようにするためである。条件コードを設定したい場合は、命令に[ 18 ]を追加することで示す。ORXORANDNORNXNORcc
subcc %L1,10,%G0 !%L1と10を比較し、結果は無視するが、フラグを設定する
add と sub には、演算でキャリー ビットを設定するかどうかを示す別の修飾子 X もあります。
addx %L1,100,%L1 !%L1の値に100を加算し、繰り上がりを追跡します
SPARC V7 には乗算命令や除算命令はありませんが、 命令があります。これはMULSCC、1 ビットをテストし、条件付きで被乗数を積に加算する乗算の 1 ステップを実行します。これは、MULSCCRISC 原理に従って が 1 クロック サイクルで完了できるためです。SPARC V8 では、UMUL(unsigned multiply)、SMUL(signed multiply)、UDIV(unsigned divide)、SDIV(signed divide) 命令が追加されました。条件コードを更新しないバージョンと更新するバージョンの両方があります。 MULSCCまた、乗算命令は、Y レジスタを使用して積の上位 32 ビットを保持します。除算命令は、Y レジスタを使用して被除数の上位 32 ビットを保持します。命令は、RDYY レジスタの値を汎用レジスタに読み込みますWRY。命令は、汎用レジスタの値を Y レジスタに書き込みます。[ 17 ] : 32 SPARC V9ではMULX、2つの64ビット値を乗算して64ビットの結果を生成する 、SDIVX64ビットの符号付き被除数を64ビットの符号付き除数で割って64ビットの符号付き商を生成する 、および64ビットの符号なしUDIVX被除数を64ビットの符号なし除数で割って64ビットの符号付き商を生成する が追加された。これらの命令はいずれもYレジスタを使用しない。[ 10 ] : 199
分岐
条件分岐は、IBM System/360アーキテクチャと後継アーキテクチャ、そしてx86アーキテクチャなど多くの命令セットで見られるように、ステータスレジスタ内の条件コードをテストします。つまり、テストと分岐は通常2つの命令で実行されます。最初の命令は条件コードを設定するALU命令であり、次の命令はそれらのフラグの1つを調べる分岐命令です。SPARCには特殊なテスト命令はなく、テストは通常のALU命令を使用して、分岐先を%G0に設定して実行されます。例えば、レジスタに値10が格納されているかどうかをテストし、それを処理するコードに分岐するには、次のようにします。
subcc %L1,10,%G0 !%L1から10を減算し、%L1が10の場合はゼロフラグを設定する WASEQUAL !ゼロフラグが設定されている場合は、WASEQUAL とマークされたアドレスに分岐します。
条件分岐命令では、iccまたはfccフィールドでテストする条件を指定します。22 ビットの変位フィールドは、現在の PC を基準としたターゲットの相対アドレス（ワード単位）です。これにより、条件分岐は最大 8 MB まで前方または後方に実行できます。ANNUL ( A) ビットは、一部の遅延スロットを削除するために使用されます。条件分岐でこのビットが 0 の場合、遅延スロットは通常どおり実行されます。1 の場合、遅延スロットは分岐が成立した場合にのみ実行されます。分岐が成立しない場合は、条件分岐に続く命令はスキップされます。
条件分岐にはさまざまな種類があります: BA(常に分岐、基本的にはジャンプ)、BN(常に分岐しない)、BE(BNE等しい)、BL(等しくない)、(より小さい)、BLE(以下)、BLEU(以下または等しい、符号なし)、BG(より大きい)、BGE(以上)、BGU(以上、符号なし)、BPOS(正)、BNEG(負)、BCC(キャリークリア)、BCS(キャリーセット)、BVC(オーバーフロークリア)、BVS(オーバーフローセット)。[ 17 ] :119–120
FPUとCPは、整数条件コードとは別に、また互いに独立した条件コードセットを持っています。これらの条件コードをテストするために、2つの追加の分岐命令セットが定義されています。上記のリストにある分岐命令の先頭にFを追加すると、FPUの条件コードに対するテストが実行されます[ 17 ]：121–122。 一方、SPARC V8では、Cを追加すると、それ以外は未定義のCPのフラグがテストされます[ 17 ]：123–124 。
（サブルーチンへのジャンプ）命令CALLは、30ビットのプログラムカウンタ相対ワードオフセットを使用します。ターゲットアドレスはバイトではなくワードの開始位置を指定するため、4ギガバイトのアドレス空間内の任意のアドレスに到達するには30ビットあれば十分です。[ 18 ] CALL命令は、戻りアドレスをレジスタR15（出力レジスタO7とも呼ばれます）に格納します。
(ジャンプ・リンク)命令JMPLは3つのオペランドを持つ命令で、2つのオペランドはターゲットアドレスの値を表し、1つのオペランドは戻りアドレスを格納するレジスタを表します。アドレスは、2つのアドレスオペランドを加算して32ビットのアドレスを生成します。2番目のアドレスオペランドは定数またはレジスタです。
大きな定数
命令オペコードは32ビット命令ワードの一部のビットを占有するため、単一の命令で32ビット定数をロードすることはできません。アドレスはレジスタを介して操作され、レジスタも32ビットであるため、これは重要な問題です。この問題を解決するため、この特殊用途SETHI命令は、22ビットの即値オペランドを任意のレジスタの上位22ビットにコピーし、下位10ビットをそれぞれ0に設定します。一般的な使用法では、SETHI命令の後には、値の下位10ビットのみを設定するOR命令が続きます。この問題を解決するため、アセンブラには%hi(X)AND%lo(X)マクロが組み込まれています。例えば、次のようになります。 [ 18 ]
sethi %hi(0x89ABCDEF),%L1 !L1の上位22ビットを設定します または %L1,%lo(0x89ABCDEF),%L1 !L1の下位10ビットをOR演算で設定します
hiマクロとloマクロは実行時ではなくアセンブリ時に実行されるため、パフォーマンスへの影響はなく、L1が2つの無関係な値ではなく単一の値に設定されていることが明確になります。これをさらに容易にするために、アセンブラには「合成命令」も含まれています。この命令setは、これらの2つの操作を1行で実行します。
0x89ABCDEF、% L1 を設定
値が13ビットより大きい場合は上記の2つの命令を出力し、そうでない場合はld値を含む単一の命令を出力します。[ 18 ]
合成指示
前述のように、SPARCアセンブラは「合成命令」を使用して一般的なコーディング作業を簡素化します。その他の例としては、以下が挙げられます（他にもいくつかあります）。[ 18 ]
| ニモニック | 実際の出力 | 目的 |
|---|---|---|
nop | sethi0,%g0 | 何もしない |
clr%reg | or%g0,%g0,%reg | レジスタをゼロに設定する |
clr[address] | st%g0,[address] | メモリアドレスをゼロに設定する |
clrh[address] | sth%g0,[address] | メモリアドレスのハーフワードをゼロに設定する |
clrb[address] | stb%g0,[address] | メモリアドレスのバイトをゼロに設定する |
cmp%reg1,%reg2 | subcc%reg1,%reg2,%g0 | 2つのレジスタを比較し、コードを設定し、結果を破棄する |
cmp%reg,const | subcc%reg,const,%g0 | レジスタと定数を比較する |
mov%reg1,%reg2 | or%g0,%reg1,%reg2 | あるレジスタから別のレジスタに値をコピーする |
movconst,%reg | or%g0,const,%reg | 定数値をレジスタにコピーする |
inc%reg | add%reg,1,%reg | レジスタをインクリメントする |
inccc%reg | addcc%reg,1,%reg | レジスタをインクリメントし、条件を設定する |
dec%reg | sub%reg,1,%reg | レジスタを減算する |
deccc%reg | subcc%reg,1,%reg | レジスタを減算し、条件を設定する |
not%reg | xnor%reg,%g0,%reg | レジスタ内のビットを反転する |
neg%reg | sub%g0,%reg,%reg | 2の補数レジスタ |
tst%reg | orcc%reg,%g0,%g0 | レジスタの値が0より大きいか、0か、0より小さいかをテストする |
SPARCアーキテクチャライセンシー
80386はIntelが唯一の製造元であったため、非常に高価であり、業界は単一供給元CPUに警戒感を抱いていました。サンが1987年にSPARCを発表した際、同社は複数の供給元から入手可能になると表明しました。富士通が最初のSPARCベンダーであり、サイプレス・セミコンダクタが2番目のライセンシーでした。1989年2月時点で、両社のSPARC CPUとテキサス・インスツルメンツのFPUが入手可能でした。[ 20 ]以下の組織がSPARCアーキテクチャのライセンスを取得しています。
- アファラウェブシステムズ
- バイポーラ統合技術（BIT）[ 20 ]
- サイプレスセミコンダクタ[ 20 ]
- 欧州宇宙研究技術センター（ESTEC）
- 富士通[ 20 ]（およびその子会社である富士通マイクロエレクトロニクス）
- ガイスラーリサーチ
- HALコンピュータシステム
- ヒュンダイ
- LSIロジック[ 20 ]
- マトラ・ハリス・セミコンダクターズ（MHS）
- 松下電器産業株式会社
- メイコーサイエンティフィック
- メタフローテクノロジーズ
- フィリップス・エレクトロニクス
- プリズマ
- ロステクノロジー
- ソルボーン・コンピューター
- システム＆プロセスエンジニアリングコーポレーション（SPEC）
- テミック
- テキサス・インスツルメンツ[ 20 ]
- ワイテック
実装
| 名前（コードネーム） | モデル | 周波数（MHz） | アーキテクチャバージョン | 年 | スレッド総数[注 1 ] | プロセス（nm） | トランジスタ（百万個） | ダイサイズ（mm 2） | IOピン | 電力（W） | 電圧（V） | L1 キャッシュ (KB) | L1 Iキャッシュ (KB) | L2キャッシュ（KB） | L3キャッシュ（KB） |
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| SPARC MB86900 | 富士通[ 1 ] [ 21 ] [ 2 ] | 14.28–33 | V7 | 1986 | 1×1=1 | 1300 | 0.11 | 該当なし | 256 | 該当なし | 該当なし | 0～128（統合） | なし | なし | |
| SPARC | 各種[注2 ] | 14.28–40 | V7 | 1989–1992 | 1×1=1 | 800～1300年 | 約0.1～1.8 | 該当なし | 160～256 | 該当なし | 該当なし | 0～128（統合） | なし | なし | |
| MN10501 (KAP) | ソルボーンコンピューター、 松下[ 22 ] | 33～36ページ | V8 | 1990～1991年 | 1x1=1 | 該当なし | 1.0 [ 23 ] | 該当なし | 該当なし | 該当なし | 該当なし | 8 | 8 | 0～256 | なし |
| microSPARC I (津波) | TI TMS390S10 | 40～50歳 | V8 | 1992 | 1×1=1 | 800 | 0.8 | 225ですか？ | 288 | 2.5 | 5 | 2 | 4 | なし | なし |
| SuperSPARC I（バイキング） | TI TMX390Z50 / サン STP1020 | 33～60歳 | V8 | 1992 | 1×1=1 | 800 | 3.1 | 該当なし | 293 | 14.3 | 5 | 16 | 20 | 0～2048 | なし |
| SPARClite | 富士通 MB8683x | 66～108 | V8E | 1992 | 1×1=1 | 該当なし | 該当なし | 該当なし | 144、176 | 該当なし | 2.5/3.3～5.0V、2.5～3.3V | 1、2、8、16 | 1、2、8、16 | なし | なし |
| ハイパーSPARC（コロラド1） | ロス RT620A | 40～90 | V8 | 1993 | 1×1=1 | 500 | 1.5 | 該当なし | 該当なし | 該当なし | 5ですか？ | 0 | 8 | 128～256 | なし |
| microSPARC II (Swift) | 富士通 MB86904 / Sun STP1012 | 60～125 | V8 | 1994 | 1×1=1 | 500 | 2.3 | 233 | 321 | 5 | 3.3 | 8 | 16 | なし | なし |
| ハイパーSPARC（コロラド2） | ロス RT620B | 90～125 | V8 | 1994 | 1×1=1 | 400 | 1.5 | 該当なし | 該当なし | 該当なし | 3.3 | 0 | 8 | 128～256 | なし |
| SuperSPARC II（ボイジャー） | サンSTP1021 | 75～90 | V8 | 1994 | 1×1=1 | 800 | 3.1 | 299 | 該当なし | 16 | 該当なし | 16 | 20 | 1024–2048 | なし |
| ハイパーSPARC（コロラド3） | ロス RT620C | 125～166 | V8 | 1995 | 1×1=1 | 350 | 1.5 | 該当なし | 該当なし | 該当なし | 3.3 | 0 | 8 | 512–1024 | なし |
| ターボSPARC | 富士通 MB86907 | 160～180 | V8 | 1996 | 1×1=1 | 350 | 3.0 | 132 | 416 | 7 | 3.5 | 16 | 16 | 512 | なし |
| UltraSPARC（スピットファイア） | サンSTP1030 | 143～167 | V9 | 1995 | 1×1=1 | 470 | 3.8 | 315 | 521 | 30 [注 3 ] | 3.3 | 16 | 16 | 512–1024 | なし |
| UltraSPARC（ホーネット） | サンSTP1030 | 200 | V9 | 1995 | 1×1=1 | 420 | 5.2 | 265 | 521 | 該当なし | 3.3 | 16 | 16 | 512–1024 | なし |
| ハイパーSPARC（コロラド4） | ロス RT620D | 180～200 | V8 | 1996 | 1×1=1 | 350 | 1.7 | 該当なし | 該当なし | 該当なし | 3.3 | 16 | 16 | 512 | なし |
| SPARC64 | 富士通（HAL） | 101～118 | V9 | 1995 | 1×1=1 | 400 | 該当なし | マルチチップ | 286 | 50 | 3.8 | 128 | 128 | 該当なし | 該当なし |
| SPARC64 II | 富士通（HAL） | 141～161 | V9 | 1996 | 1×1=1 | 350 | 該当なし | マルチチップ | 286 | 64 | 3.3 | 128 | 128 | 該当なし | 該当なし |
| SPARC64III | 富士通（HAL）MBCS70301 | 250～330 | V9 | 1998 | 1×1=1 | 240 | 17.6 | 240 | 該当なし | 該当なし | 2.5 | 64 | 64 | 8192 | 該当なし |
| UltraSPARC IIs (ブラックバード) | サンSTP1031 | 250～400 | V9 | 1997 | 1×1=1 | 350 | 5.4 | 149 | 521 | 25 [注4 ] | 2.5 | 16 | 16 | 1024または4096 | なし |
| UltraSPARC IIs（サファイアブラック） | サンSTP1032 / STP1034 | 360～480 | V9 | 1999 | 1×1=1 | 250 | 5.4 | 126 | 521 | 21 [注 5 ] | 1.9 | 16 | 16 | 1024–8192 | なし |
| UltraSPARC IIi (Sabre) | サンSME1040 | 270～360 | V9 | 1997 | 1×1=1 | 350 | 5.4 | 156 | 587 | 21 | 1.9 | 16 | 16 | 256～2048年 | なし |
| UltraSPARC IIi（サファイアレッド） | サンSME1430 | 333～480 | V9 | 1998 | 1×1=1 | 250 | 5.4 | 該当なし | 587 | 21 [注 6 ] | 1.9 | 16 | 16 | 2048 | なし |
| UltraSPARC IIe (ハミングバード) | サンSME1701 | 400～500 | V9 | 1999 | 1×1=1 | 180 アル | 該当なし | 該当なし | 370 | 13 [注 7 ] | 1.5～1.7 | 16 | 16 | 256 | なし |
| UltraSPARC IIi (IIe+) (ファントム) | サンSME1532 | 550～650 | V9 | 2000 | 1×1=1 | 180立方メートル | 該当なし | 該当なし | 370 | 17.6 | 1.7 | 16 | 16 | 512 | なし |
| SPARC64 GP | 富士通 SFCB81147 | 400～563年 | V9 | 2000 | 1×1=1 | 180 | 30.2 | 217 | 該当なし | 該当なし | 1.8 | 128 | 128 | 8192 | 該当なし |
| SPARC64 GP | -- | 600～810 | V9 | 該当なし | 1×1=1 | 150 | 30.2 | 該当なし | 該当なし | 該当なし | 1.5 | 128 | 128 | 8192 | 該当なし |
| SPARC64 IV | 富士通 MBCS80523 | 450～810 | V9 | 2000 | 1×1=1 | 130 | 該当なし | 該当なし | 該当なし | 該当なし | 該当なし | 128 | 128 | 2048 | 該当なし |
| UltraSPARC III (チーター) | サンSME1050 | 600 | JPS1 | 2001 | 1×1=1 | 180 アル | 29 | 330 | 1368 | 53 | 1.6 | 64 | 32 | 8192 | なし |
| UltraSPARC III (チーター) | サンSME1052 | 750～900 | JPS1 | 2001 | 1×1=1 | 130 アル | 29 | 該当なし | 1368 | 該当なし | 1.6 | 64 | 32 | 8192 | なし |
| UltraSPARC III Cu (Cheetah+) | サンSME1056 | 900～1200年 | JPS1 | 2001 | 1×1=1 | 130立方メートル | 29 | 232 | 1368 | 50 [注 8 ] | 1.6 | 64 | 32 | 8192 | なし |
| UltraSPARC IIIi（ハラペーニョ） | サンSME1603 | 1064–1593 | JPS1 | 2003 | 1×1=1 | 130 | 87.5 | 206 | 959 | 52 | 1.3 | 64 | 32 | 1024 | なし |
| SPARC64 V (ゼウス) | 富士通 | 1100～1350年 | JPS1 | 2003 | 1×1=1 | 130 | 190 | 289 | 269 | 40 | 1.2 | 128 | 128 | 2048 | 該当なし |
| SPARC64 V+（オリンパスB） | 富士通 | 1650–2160 | JPS1 | 2004 | 1×1=1 | 90 | 400 | 297 | 279 | 65 | 1 | 128 | 128 | 4096 | 該当なし |
| UltraSPARC IV（ジャガー） | サンSME1167 | 1050～1350年 | JPS2 | 2004 | 1×2=2 | 130 | 66 | 356 | 1368 | 108 | 1.35 | 64 | 32 | 16384 | なし |
| UltraSPARC IV+ (パンサー) | サン SME1167A | 1500～2100年 | JPS2 | 2005 | 1×2=2 | 90 | 295 | 336 | 1368 | 90 | 1.1 | 64 | 64 | 2048 | 32768 |
| UltraSPARC T1 (ナイアガラ) | サンSME1905 | 1000～1400年 | UA2005 | 2005 | 4×8=32 | 90 | 300 | 340 | 1933 | 72 | 1.3 | 8 | 16 | 3072 | なし |
| SPARC64 VI（オリンパスC） | 富士通 | 2150～2400年 | JPS2 | 2007 | 2×2=4 | 90 | 540 | 422 | 該当なし | 120～150 | 1.1 | 128×2 | 128×2 | 4096–6144 | なし |
| UltraSPARC T2 (ナイアガラ 2) | サン SME1908A | 1000～1600年 | UA2007 | 2007 | 8×8=64 | 65 | 503 | 342 | 1831 | 95 | 1.1～1.5 | 8 | 16 | 4096 | なし |
| UltraSPARC T2 Plus（ビクトリアフォールズ） | サン SME1910A | 1200～1600年 | UA2007 | 2008 | 8×8=64 | 65 | 503 | 342 | 1831 | 該当なし | 該当なし | 8 | 16 | 4096 | なし |
| SPARC64 VII（ジュピター）[ 24 ] | 富士通 | 2400～2880年 | JPS2 | 2008 | 2×4=8 | 65 | 600 | 445 | 該当なし | 150 | 該当なし | 64×4 | 64×4 | 6144 | なし |
| UltraSPARC "RK" (ロック) [ 25 ] | サンSME1832 | 2300 | ? | キャンセル[ 26 ] | 2×16=32 | 65 | ? | 396 | 2326 | ? | ? | 32 | 32 | 2048 | ? |
| SPARC64 VIIIfx (金星) [ 27 ] [ 28 ] | 富士通 | 2000 | JPS1 / HPC-ACE | 2009 | 1×8=8 | 45 | 760 | 513 | 1271 | 58 | ? | 32×8 | 32×8 | 6144 | なし |
| レオン2FT | アトメル AT697F | 100 | V8 | 2009 | 1×1=1 | 180 | 該当なし | 該当なし | 196 | 1 | 1.8/3.3 | 16 | 32 | 該当なし | 該当なし|なし |
| SPARC T3（レインボーフォールズ） | オラクル/サン | 1650 | UA2007 | 2010 | 8×16=128 | 40 [ 29 ] | ? | 371 | ? | 139 | ? | 8 | 16 | 6144 | なし |
| ギャラクシー FT-1500 | NUDT（中国） | 1800 | UA2007 | 2013 | 8×16=128 | 40 | ? | ? | ? | 65 | ? | 16×16 | 16×16 | 512×16 | 4096 |
| SPARC64 VII+（Jupiter-EまたはM3）[ 30 ] [ 31 ] | 富士通 | 2667–3000 | JPS2 | 2010 | 2×4=8 | 65 | 該当なし | 該当なし | 該当なし | 160 | 該当なし | 64×4 | 64×4 | 12288 | なし |
| レオン3FT | コブハム ガイスラーGR712RC | 100 | V8E | 2011 | 1×2=2 | 180 | 該当なし | 該当なし | 該当なし | 1.5 [注9 ] | 1.8/3.3 | 4x4KB | 4x4KB | なし | なし |
| 1000ランド | MCST（ロシア） | 1000 | ? | 2011 | 1×4=4 | 90 | 180 | 128 | 該当なし | 15 | 1、1.8、2.5 | 32 | 16 | 2048 | なし |
| SPARC T4（ヨセミテ滝）[ 32 ] | オラクル | 2850～3000年 | OSA2011 | 2011 | 8×8=64 | 40 | 855 | 403 | ? | 240 | ? | 16×8 | 16×8 | 128×8 | 4096 |
| SPARC64 IXfx [ 33 ] [ 34 ] [ 35 ] | 富士通 | 1850 | JPS1 / HPC-ACE | 2012 | 1×16=16 | 40 | 1870 | 484 | 1442 | 110 | ? | 32×16 | 32×16 | 12288 | なし |
| SPARC64 X（アテナ）[ 36 ] | 富士通 | 2800 | OSA2011 / HPC-ACE | 2012 | 2×16=32 | 28 | 2950 | 587.5 | 1500 | 270 | ? | 64×16 | 64×16 | 24576 | なし |
| SPARC T5 | オラクル | 3600 | OSA2011 | 2013 | 8×16=128 | 28 | 1500 | 478 | ? | ? | ? | 16×16 | 16×16 | 128×16 | 8192 |
| SPARC M5 [ 37 ] | オラクル | 3600 | OSA2011 | 2013 | 8×6=48 | 28 | 3900 | 511 | ? | ? | ? | 16×6 | 16×6 | 128×6 | 49152 |
| SPARC M6 [ 38 ] | オラクル | 3600 | OSA2011 | 2013 | 8×12=96 | 28 | 4270 | 643 | ? | ? | ? | 16×12 | 16×12 | 128×12 | 49152 |
| SPARC64 X+（アテナ+）[ 39 ] | 富士通 | 3200～3700年 | OSA2011 / HPC-ACE | 2014 | 2×16=32 | 28 | 2990 | 600 | 1500 | 392 | ? | 64×16 | 64×16 | 24M | なし |
| SPARC64 XIfx [ 40 ] | 富士通 | 2200 | OSA2011 / HPC-ACE2 | 2014 | 1×(32+2)=34 | 20 | 3750 | ? | 1001 | ? | ? | 64×34 | 64×34 | 12M×2 | なし |
| SPARC M7 [ 41 ] [ 42 ] | オラクル | 4133 | OSA2015 | 2015 | 8×32=256 | 20 | 10,000以上 | ? | ? | ? | ? | 16×32 | 16×32 | 256×24 | 65536 |
| SPARC S7 [ 43 ] [ 44 ] | オラクル | 4270 | OSA2015 | 2016 | 8×8=64 | 20 | ? | ? | ? | ? | ? | 16×8 | 16×8 | 256×2+256×4 | 16384 |
| SPARC64 XII [ 45 ] | 富士通 | 4250 | OSA2011 / HPC-ACE | 2017 | 8×12=96 | 20 | 5500 | 795 | 1860 | ? | ? | 64×12 | 64×12 | 512×12 | 32768 |
| SPARC M8 [ 46 ] [ 47 ] | オラクル | 5000 | OSA2017 | 2017 | 8×32=256 | 20 | ? | ? | ? | ? | ? | 32×32 | 16×32 | 128×32+256×8 | 65536 |
| レオン4 | コブハム ガイスラーGR740 | 250 [注 10 ] | V8E | 2017 | 1×4=4 | 32 | 該当なし | 該当なし | 該当なし | 該当なし | 1.2/2.5/3.3 | 4x4 | 4x4 | 2048 | なし |
| R2000 | MCST（ロシア） | 2000 | ? | 2018 | 1×8=8 | 28 | 500 | ? | 該当なし | ? | ? | ? | ? | ? | なし |
| レオン5 | コブハム・ガイスラー | 該当なし | V8E | 2019 | ? | ? | 該当なし | 該当なし | 該当なし | 該当なし | 該当なし | ? | ? | 16–8192 | なし |
| 名前（コードネーム） | モデル | 周波数（MHz） | アーキテクチャバージョン | 年 | スレッド総数[注 1 ] | プロセス（nm） | トランジスタ（百万個） | ダイサイズ（mm 2） | IOピン | 電力（W） | 電圧（V） | L1 キャッシュ (KB) | L1 Iキャッシュ (KB) | L2キャッシュ（KB） | L3キャッシュ（KB） |
注記:
- ^ a bコアあたりのスレッド数 × コア数
- ^富士通、 LSIロジック、Weitek、テキサス・インスツルメンツ、サイプレス、テミックによって、様々なSPARC V7実装が製造されました。SPARC V7プロセッサは一般的に複数の個別チップで構成され、通常は整数演算ユニット（IU）、浮動小数点演算ユニット（FPU）、メモリ管理ユニット（MMU）、キャッシュメモリで構成されています。一方、アトメル（現マイクロチップ・テクノロジー）のTSC695は、シングルチップのSPARC V7実装です。
- ^ @167 MHz
- ^ @250 MHz
- ^ @400 MHz
- ^ @440 MHz
- ^最大 @500 MHz
- ^ @1200 MHz
- ^ I/Oバスを除く
- ^公称値; 接続されている RAM の容量に応じて 100 MHz から 424 MHz の仕様
オペレーティングシステムのサポート
SPARC マシンでは、一般的に Sun のSunOS、Solaris、JavaOS、または派生版のillumosやOpenIndianaを含むOpenSolarisが使用されてきましたが、NeXTSTEP、RTEMS、FreeBSD、OpenBSD、NetBSD、Linuxなどの他のオペレーティング システムも使用されてきました。
1993年にインターグラフはWindows NTをSPARCアーキテクチャに移植することを発表しましたが[ 48 ]、後にキャンセルされました。
2015年10月、オラクルは「SPARC向けLinuxリファレンスプラットフォーム」を発表しました。[ 49 ]
オープンソース実装
SPARC アーキテクチャの 完全にオープン ソースな実装はいくつか存在します。
- LEON は、宇宙での使用を特に想定して設計された、32ビットの耐放射線SPARC V8実装です。ソースコードはVHDLで記述されており、GPLライセンスが適用されます。
- OpenSPARC T1は2006年にリリースされ、UltraSPARC Architecture 2005およびSPARC Version 9（Level 1）に準拠した64ビット、32スレッド実装です。ソースコードはVerilogで記述されており、多くのライセンスの下でライセンスされています。OpenSPARC T1のソースコードのほとんどはGPLの下でライセンスされています。既存のオープンソースプロジェクトに基づくソースコードは、引き続き現在のライセンスの下でライセンスされます。バイナリプログラムは、バイナリソフトウェアライセンス契約の下でライセンスされます。
- S1は、OpenSPARC T1設計に基づく64ビットWishbone準拠CPUコアです。4ウェイSMTに対応したシングルUltraSPARC V9コアです。T1と同様に、ソースコードはGPLライセンスです。
- OpenSPARC T2は2008年にリリースされ、UltraSPARC Architecture 2007およびSPARC Version 9（レベル1）に準拠した64ビット、64スレッド実装です。ソースコードはVerilogで記述されており、多くのライセンスの下でライセンスされています。OpenSPARC T2のソースコードのほとんどはGPLの下でライセンスされています。既存のオープンソースプロジェクトに基づくソースコードは、引き続き現在のライセンスの下でライセンスされます。バイナリプログラムは、バイナリソフトウェアライセンス契約の下でライセンスされます。
SPARC アーキテクチャ用の 完全にオープン ソースのシミュレータも存在します。
- RAMP Gold は、FPGAベースのアーキテクチャシミュレーション用に設計された、32ビット、64スレッドのSPARCバージョン8実装です。RAMP Goldは約36,000行のSystemVerilogで記述されており、BSDライセンスの下でライセンスされています。
スーパーコンピュータ
富士通は、HPC 負荷向けに、HPC-ACE (High Performance Computing – Arithmetic Computational Extensions) と呼ばれる新しい命令拡張セットを備えた 特殊なSPARC64 fxプロセッサを構築しています。
富士通の「京」コンピュータは、 2011年6月と2011年11月のTOP500リストで1位にランクされました。88,128個のSPARC64 VIIIfx CPU（それぞれ8コア）を組み合わせ、合計705,024個のコアを備えており、これは当時のTOP500の他のシステムのほぼ2倍の数です。「京」コンピュータは、リストの次の5つのシステムを合わせたよりも強力で、スーパーコンピュータシステムの中で最も高い性能対電力比を誇りました。[ 50 ]また、2011年6月のGreen500リストでは、824.56 MFLOPS/Wのスコアで6位にランクされました。 [ 51 ] 2012年11月のリリースのTOP500では、「京」コンピュータは3位に ランクされ、トップ3の中では圧倒的に多くの電力を使用しました。[ 52 ] [ 53 ]最近のPRIMEHPC FX10およびFX100スーパーコンピュータ には、新しいHPCプロセッサIXfxとXIfxが搭載されました。
天河2号（2014年11月時点のTOP500ランキング1位[ 54 ] ）には、中国で開発されたGalaxy FT-1500 OpenSPARCベースプロセッサを搭載したノードが多数搭載されている。しかし、これらのプロセッサはLINPACKスコアには寄与していない。[ 55 ] [ 56 ]
参照
- ERC32 — SPARC V7仕様に基づく
- Ross Technology, Inc. — 1980年代から1990年代にかけてSPARCマイクロプロセッサを開発していた企業
- Sparcle — MIT Alewife プロジェクトで使用される、マルチプロセッシングをサポートする修正 SPARC
- LEON — 宇宙仕様の SPARC V8 プロセッサ。
- R1000 — SPARC V9仕様に基づくロシアのクアッドコアマイクロプロセッサ
- Galaxy FT-1500 — 中国製の16コアOpenSPARCベースのプロセッサ
参考文献
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外部リンク
- SPARCインターナショナル株式会社
- Wayback MachineのOracle SPARC プロセッサ ドキュメント(2019 年 10 月 13 日アーカイブ)
- SPARC技術文書
- OpenSPARCアーキテクチャ仕様
- ハイパーバイザー/Sun4v リファレンス資料
- Fujitsu SPARC64 V、VI、VII、VIIIfx、IXfx 拡張機能( Wayback Machine、2019 年 4 月 3 日アーカイブ)、X / X+ 仕様、XII 仕様、およびXIfx 拡張機能
- Sun – UltraSPARCプロセッサドキュメント（ Wayback Machine）（2010年1月14日アーカイブ）
- Sun – FOSS オープンハードウェアドキュメント（ Wayback Machineより）（2011年12月9日アーカイブ）
- Wayback MachineのOpenSPARC (2011 年 2 月 27 日アーカイブ)
- Wayback MachineのOracle SPARC および Solaris パブリックロードマップ(2018 年 5 月 25 日アーカイブ)
- 富士通 SPARC ロードマップ
- SPARCプロセッサの画像と説明
- MBus モジュールの概略ガイド(SuperSPARC、hyperSPARC)
- SPARC バージョン 9、David Ditzel によるYouTubeでの
- SPARC64プロセッサをサポートするオペレーティングシステムの非常に広範なリスト
